JPH06168141A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH06168141A JPH06168141A JP5175432A JP17543293A JPH06168141A JP H06168141 A JPH06168141 A JP H06168141A JP 5175432 A JP5175432 A JP 5175432A JP 17543293 A JP17543293 A JP 17543293A JP H06168141 A JPH06168141 A JP H06168141A
- Authority
- JP
- Japan
- Prior art keywords
- command signal
- register
- microprocessor
- stage
- counting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
- G06F9/4825—Interrupt from clock, e.g. time of day
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】
【目的】 実際のクロック周波数から独立して、可変的
に整形可能な二次コマンド信号にてマイクロプロセッサ
がプログラムを均一に実行できるようにする計数手段を
安価に提供する。 【構成】 マイクロプロセッサはクロックパルスを計数
するレジスタ計数手段を具えている。この計数手段は所
定数のクロックを計数すると共にコマンド信号を発生す
る。前記計数手段は、ダウンカウントするために可変の
プリセット数を繰り返し受信するプリセット可能な入力
段と、前記コマンド信号の出力端子から供給される連続
コマンド信号を計数し、所定数のコマンド信号の到達後
に二次出力端子に二次コマンド信号を発生する二次計数
段と、二次コマンド信号の制御下で逐次シフトし、且つ
二次コマンド信号を整形したものを出力するプログラマ
ブルなレジスタパルス整形メカニズムとを具えている。
に整形可能な二次コマンド信号にてマイクロプロセッサ
がプログラムを均一に実行できるようにする計数手段を
安価に提供する。 【構成】 マイクロプロセッサはクロックパルスを計数
するレジスタ計数手段を具えている。この計数手段は所
定数のクロックを計数すると共にコマンド信号を発生す
る。前記計数手段は、ダウンカウントするために可変の
プリセット数を繰り返し受信するプリセット可能な入力
段と、前記コマンド信号の出力端子から供給される連続
コマンド信号を計数し、所定数のコマンド信号の到達後
に二次出力端子に二次コマンド信号を発生する二次計数
段と、二次コマンド信号の制御下で逐次シフトし、且つ
二次コマンド信号を整形したものを出力するプログラマ
ブルなレジスタパルス整形メカニズムとを具えている。
Description
【０００１】
【産業上の利用分野】本発明はクロック入力端子を有
し、所定数のクロック到達後にコマンド信号出力端子に
コマンド信号を発生するレジスタ計数手段を具えている
マイクロプロセッサに関するものである。
し、所定数のクロック到達後にコマンド信号出力端子に
コマンド信号を発生するレジスタ計数手段を具えている
マイクロプロセッサに関するものである。
【０００２】
【従来の技術】例えば米国特許第４７９２８９２号には
マイクロプロセッサに用いる様々な計数手段が開示され
ている。この米国特許は、プログラムループ命令が遅延
フィールドを有するマイクロプロセッサに関するもので
ある。この遅延フィールドを経て、ループの実際の開始
は或る指定された数の介入命令の間遅延される。最初の
ループ命令を達成した後には、このループの単一実行処
理の命令数及びループの連続実行処理の命令数の双方を
計数して、プログラムを正しく実行するようにする。し
かし、本発明はこのような命令数を計数することに向け
られるものではない。
マイクロプロセッサに用いる様々な計数手段が開示され
ている。この米国特許は、プログラムループ命令が遅延
フィールドを有するマイクロプロセッサに関するもので
ある。この遅延フィールドを経て、ループの実際の開始
は或る指定された数の介入命令の間遅延される。最初の
ループ命令を達成した後には、このループの単一実行処
理の命令数及びループの連続実行処理の命令数の双方を
計数して、プログラムを正しく実行するようにする。し
かし、本発明はこのような命令数を計数することに向け
られるものではない。
【０００３】
【発明が解決しようとする課題】特に関心のあるマイク
ロプロセッサアーキケクチャは所謂スパーク(SPARK) プ
ロセッサ用に工夫されており、このプロセッサの様々な
機能については本願人の出願に係る欧州特許出願ＥＰ９
１２０１６１０．２；ＥＰ９２２０１７３７．１に対応
する未公開の米国特許出願０７／８９６０６２に記載さ
れている。本発明は、この米国特許出願によるような
（必ずしもこれに限定されることはない）単一設計のマ
イクロプロセッサは修正したり及び／又は様々な異なる
クロックパルス周波数のもとで意図したプログラムの必
要な不変的実行を保有しつつ直接実行させることができ
るということを認識した。このことはプログラマブルな
遅延及び繰り返し時間を用いる必要があることを意味し
ている。さらに、最終的に得られるコマンド信号の形状
は可変で、プログラマブルのものとしなければならな
い。このような問題は特に、オリジナルの設計のものを
最終仕上げする時点に、実際に実現され得る設計範囲が
わからずに、同じ単一チップに様々なハードウェアを機
能性のレベルで組込むことにより一層ひどくなる。例え
ば、一方ではマイクロプロセッサによりオーディオ信号
を固定の繰り返し周波数でサンプルしたくても、マイク
ロプロセッサの他のタクスでは可変とすることを望むこ
とがある。本発明の目的は、組込み型のものに限定され
ることなく適用でき、しかも実際のクロック周波数から
は独立したものとして、可変的に整形可能な二次コマン
ド信号にてプログラムを均一に実行できるようにするレ
ジスタ計数手段を安価に実現することにある。このこと
はコマンド信号の遅延、周期性及び形状の制御がより一
層融通性に富むものとなることを意味している。
ロプロセッサアーキケクチャは所謂スパーク(SPARK) プ
ロセッサ用に工夫されており、このプロセッサの様々な
機能については本願人の出願に係る欧州特許出願ＥＰ９
１２０１６１０．２；ＥＰ９２２０１７３７．１に対応
する未公開の米国特許出願０７／８９６０６２に記載さ
れている。本発明は、この米国特許出願によるような
（必ずしもこれに限定されることはない）単一設計のマ
イクロプロセッサは修正したり及び／又は様々な異なる
クロックパルス周波数のもとで意図したプログラムの必
要な不変的実行を保有しつつ直接実行させることができ
るということを認識した。このことはプログラマブルな
遅延及び繰り返し時間を用いる必要があることを意味し
ている。さらに、最終的に得られるコマンド信号の形状
は可変で、プログラマブルのものとしなければならな
い。このような問題は特に、オリジナルの設計のものを
最終仕上げする時点に、実際に実現され得る設計範囲が
わからずに、同じ単一チップに様々なハードウェアを機
能性のレベルで組込むことにより一層ひどくなる。例え
ば、一方ではマイクロプロセッサによりオーディオ信号
を固定の繰り返し周波数でサンプルしたくても、マイク
ロプロセッサの他のタクスでは可変とすることを望むこ
とがある。本発明の目的は、組込み型のものに限定され
ることなく適用でき、しかも実際のクロック周波数から
は独立したものとして、可変的に整形可能な二次コマン
ド信号にてプログラムを均一に実行できるようにするレ
ジスタ計数手段を安価に実現することにある。このこと
はコマンド信号の遅延、周期性及び形状の制御がより一
層融通性に富むものとなることを意味している。
【０００４】
【課題を解決するための手段】本発明は冒頭にて述べた
マイクロプロセッサにおいて、前記計数手段が： −前記クロック入力端子を有し、且つ可変プレセット数
を繰り返し受信して前記所定数のクロックを計数すべく
構成されるプレセット可能な入力段と； −前記コマンド信号出力端子から供給される前記連続コ
マンド信号を計数し、且つ所定数のコマンド信号の到達
後に二次出力端子に二次コマンド信号を発生する二次計
数段と； −前記二次出力端子から供給される前記二次コマンド信
号の制御のもとでの逐次シフティングにより前記二次コ
マンド信号を整形したものを出力するプログラマブルな
レジスタパルス整形メカニズム；とを具えていることを
特徴とする。
マイクロプロセッサにおいて、前記計数手段が： −前記クロック入力端子を有し、且つ可変プレセット数
を繰り返し受信して前記所定数のクロックを計数すべく
構成されるプレセット可能な入力段と； −前記コマンド信号出力端子から供給される前記連続コ
マンド信号を計数し、且つ所定数のコマンド信号の到達
後に二次出力端子に二次コマンド信号を発生する二次計
数段と； −前記二次出力端子から供給される前記二次コマンド信
号の制御のもとでの逐次シフティングにより前記二次コ
マンド信号を整形したものを出力するプログラマブルな
レジスタパルス整形メカニズム；とを具えていることを
特徴とする。
【０００５】前記各段及び前記メカニズムは前記マイク
ロプロセッサの標準メモリワード長でマップするのが有
利である。特に、所定のプロセッサに“代替メモリスペ
ース”を設けることによって、アクセス可能性が容易の
使用可能なハードウェアに１個以上の上述したような計
数手段を簡単にマップし得ることを確かめた。
ロプロセッサの標準メモリワード長でマップするのが有
利である。特に、所定のプロセッサに“代替メモリスペ
ース”を設けることによって、アクセス可能性が容易の
使用可能なハードウェアに１個以上の上述したような計
数手段を簡単にマップし得ることを確かめた。
【０００６】本発明は上述したようなマイクロプロセッ
サと一緒に使用する階層割込みシステムにも関するもの
である。特に、様々なレジスタタイミング手段の場合に
は、複数の割込みをできるようにするのに有利であり、
こうした割込みは並列レジスタや、マスキング処理及び
他の好都合な機能部を含む階層制の使用により容易に管
理できることを確かめた。
サと一緒に使用する階層割込みシステムにも関するもの
である。特に、様々なレジスタタイミング手段の場合に
は、複数の割込みをできるようにするのに有利であり、
こうした割込みは並列レジスタや、マスキング処理及び
他の好都合な機能部を含む階層制の使用により容易に管
理できることを確かめた。
【０００７】
【実施例】図１は本発明に基づく特殊な計数手段の一例
を示すブロック図である。素子２０はクロックであり、
これは本発明によるマイクロプロセッサの内部クロック
とすることができる。素子２２，２４，２６は全体で６
４ビットレジスタの記憶領域を構成する。レジスタ２２
は３２ビットとし、これはいっぱいになるまでアップカ
ウントすることに対応する０値までダウンカウントする
ように構成する。レジスタ２２がレジスタ２８をプレセ
ットするボローの如き出力信号を発生する際に、レジス
タ２２はレジスタ２８の実際の内容にプレセット可能と
なる。クロック２０が走行している限り、レジスタ２２
のプレセットは繰り返される。図示のようにレジスタ２
８にはビットをソフトウェアの制御のもとでロードさせ
ることができるが、これについては詳しくは図示してな
い。同様に、レジスタ２２の内容は図示のようにテスト
目的用に読取ることができる。このことは間接的にはレ
ジスタ２８をテストすることになる。レジスタ２２の出
力信号はレジスタ２４に入力させる。このレジスタ２４
は２４ビットを包含し、これもレジスタ２２から受信さ
れる計数パルスの制御のもとで０値にまでダウンカウン
トするように構成する。レジスタ２４からの出力はこの
レジスタ２４をレジスタ３０の実際の内容にプレセット
するためにレジスタ３０を駆動する。レジスタ２４から
の出力は８ビットレジスタ２６を駆動し、このレジスタ
２６はレジスタ２４から受信されるようなコマンド信号
を逐次けた送りすることにより、このコマンド信号を整
形したものを出力するプログラマブルのパルス整形メカ
ニズム（機構）を包含している。出力端子３２に現れる
整形信号は、マイクロプロセッサに組込まれた図１の装
置の一部を成す他の適当な素子を駆動することができ、
又、外部素子を駆動することもできる。図１の計数手段
はレジスタ３０によるプレセットをなくしてもっと簡単
なものとすることができる。この場合にはレジスタ２４
をアップカウントするように構成すると共に所定の計数
値で０にリセットしてコマンド信号を出力するように構
成することができるが、このレジスタ２４はその構成が
多少複雑となる。図１に示したレジスタはいずれも標準
長さの８ビットのモジュラで構成するが、これらのモジ
ュラはビット長が８ビット以外のものでも同様に首尾良
く作動する。図示のように、レジスタ３０及び２６もソ
フトウェアの制御のもとでビットをロードすることがで
きるのに対し、レジスタ２４及び２６はテスト目的用に
読取ることができる。
を示すブロック図である。素子２０はクロックであり、
これは本発明によるマイクロプロセッサの内部クロック
とすることができる。素子２２，２４，２６は全体で６
４ビットレジスタの記憶領域を構成する。レジスタ２２
は３２ビットとし、これはいっぱいになるまでアップカ
ウントすることに対応する０値までダウンカウントする
ように構成する。レジスタ２２がレジスタ２８をプレセ
ットするボローの如き出力信号を発生する際に、レジス
タ２２はレジスタ２８の実際の内容にプレセット可能と
なる。クロック２０が走行している限り、レジスタ２２
のプレセットは繰り返される。図示のようにレジスタ２
８にはビットをソフトウェアの制御のもとでロードさせ
ることができるが、これについては詳しくは図示してな
い。同様に、レジスタ２２の内容は図示のようにテスト
目的用に読取ることができる。このことは間接的にはレ
ジスタ２８をテストすることになる。レジスタ２２の出
力信号はレジスタ２４に入力させる。このレジスタ２４
は２４ビットを包含し、これもレジスタ２２から受信さ
れる計数パルスの制御のもとで０値にまでダウンカウン
トするように構成する。レジスタ２４からの出力はこの
レジスタ２４をレジスタ３０の実際の内容にプレセット
するためにレジスタ３０を駆動する。レジスタ２４から
の出力は８ビットレジスタ２６を駆動し、このレジスタ
２６はレジスタ２４から受信されるようなコマンド信号
を逐次けた送りすることにより、このコマンド信号を整
形したものを出力するプログラマブルのパルス整形メカ
ニズム（機構）を包含している。出力端子３２に現れる
整形信号は、マイクロプロセッサに組込まれた図１の装
置の一部を成す他の適当な素子を駆動することができ、
又、外部素子を駆動することもできる。図１の計数手段
はレジスタ３０によるプレセットをなくしてもっと簡単
なものとすることができる。この場合にはレジスタ２４
をアップカウントするように構成すると共に所定の計数
値で０にリセットしてコマンド信号を出力するように構
成することができるが、このレジスタ２４はその構成が
多少複雑となる。図１に示したレジスタはいずれも標準
長さの８ビットのモジュラで構成するが、これらのモジ
ュラはビット長が８ビット以外のものでも同様に首尾良
く作動する。図示のように、レジスタ３０及び２６もソ
フトウェアの制御のもとでビットをロードすることがで
きるのに対し、レジスタ２４及び２６はテスト目的用に
読取ることができる。
【０００８】図２は図１のレジスタ２６にて実現し得る
本発明に基づくパルス整形メカニズムのブロック図であ
る。この図には８ビットのステージ又はフリップフロッ
プ４０〜５０及びこれらのステージをつなぐラインを示
してある。全ビットは、図示されていない方法でソフト
ウェアにより直接ロードすることができる。特に、各ス
テージへの制御部は省いてある。図示のように、レジス
タ２４からの入力は全てステージ４０へと送給される。
ステージ４０〜４８はシフトパルス入力５６を有するシ
フトレジスタとして接続し、このレジスタのシフトパル
ス入力は適当な周波数により様々な方法にて供給するこ
とができる。ステージ５０の内容０／１はステージ４６
と４０との間のレトロ結合をマルチプレクサ機能部５１
を介して制御する。ステージ４０から直接レトロ結合す
る場合には、このステージの内容が絶えず再生されるこ
とになる。ステージ４６からレトロ結合する場合には、
４ビットのシーケンスが絶えず再生されることになる。
レトロ結合は完全に不作動とすることもできる。ステー
ジ４６からのレトロ結合がある場合には、各ステージに
左から右へと“１０１０１”をロードさせることによ
り、シフトパルス５６がある限り“１０１０１０１０１
０１・・・”のパターンが現れる。同様に、パターン
“１０００１０００１０００１・・・”及び“００００
１０００１０００１・・・”を出現させることができ
る。ステージ４０からのレトロ結合がある場合には、コ
マンドを“１１１１１・・・”，“０１１１・・・”，
“００００１１１１１・・・”又はこれらの逆となるよ
うに整形することができる。レトロ結合がない場合、ス
テージ４０にロードされる第１ビットＰ１はレジスタ２
４からのボロー信号であり、第２ビットＰ２は１クロッ
クパルス遅れてロードされ、第３ビットＰ３はレジスタ
２４からの次のボロー信号であり、第４ビットＰ４は１
クロックパルス遅れてロードされる。レジスタ３０がな
い場合には後者の２つが絶えず繰り返される。入力５６
におけるクロックパルスは図１におけるクロック２０か
らのクロックパルスと同じものとすることができるが、
クロック源は他のものとすることもできる。
本発明に基づくパルス整形メカニズムのブロック図であ
る。この図には８ビットのステージ又はフリップフロッ
プ４０〜５０及びこれらのステージをつなぐラインを示
してある。全ビットは、図示されていない方法でソフト
ウェアにより直接ロードすることができる。特に、各ス
テージへの制御部は省いてある。図示のように、レジス
タ２４からの入力は全てステージ４０へと送給される。
ステージ４０〜４８はシフトパルス入力５６を有するシ
フトレジスタとして接続し、このレジスタのシフトパル
ス入力は適当な周波数により様々な方法にて供給するこ
とができる。ステージ５０の内容０／１はステージ４６
と４０との間のレトロ結合をマルチプレクサ機能部５１
を介して制御する。ステージ４０から直接レトロ結合す
る場合には、このステージの内容が絶えず再生されるこ
とになる。ステージ４６からレトロ結合する場合には、
４ビットのシーケンスが絶えず再生されることになる。
レトロ結合は完全に不作動とすることもできる。ステー
ジ４６からのレトロ結合がある場合には、各ステージに
左から右へと“１０１０１”をロードさせることによ
り、シフトパルス５６がある限り“１０１０１０１０１
０１・・・”のパターンが現れる。同様に、パターン
“１０００１０００１０００１・・・”及び“００００
１０００１０００１・・・”を出現させることができ
る。ステージ４０からのレトロ結合がある場合には、コ
マンドを“１１１１１・・・”，“０１１１・・・”，
“００００１１１１１・・・”又はこれらの逆となるよ
うに整形することができる。レトロ結合がない場合、ス
テージ４０にロードされる第１ビットＰ１はレジスタ２
４からのボロー信号であり、第２ビットＰ２は１クロッ
クパルス遅れてロードされ、第３ビットＰ３はレジスタ
２４からの次のボロー信号であり、第４ビットＰ４は１
クロックパルス遅れてロードされる。レジスタ３０がな
い場合には後者の２つが絶えず繰り返される。入力５６
におけるクロックパルスは図１におけるクロック２０か
らのクロックパルスと同じものとすることができるが、
クロック源は他のものとすることもできる。
【０００９】図３は本発明による追加の機能部を組込ん
だ単一チップのマイクロプロセッサ７０のブロック図で
ある。レジスタレベルでの詳細な説明は省くが、種々の
サブシステムは次のようなものである。クロック２０は
図１に示したものと同じである。所定の状況のもとでは
様々なクロックを並列に設けることができる。ブロック
７２はパラメータをつけることができる算術兼論理ユニ
ット（ＡＬＵ）である。ブロック７４は適当な機能レベ
ル（キャッシュ、セグメンテーション、ページング、保
護等）を有するメモリ管理ユニット（ＭＭＵ）である。
ブロック７６はオン−チップＲＡＭである。スパークは
仮想メモリの一部であるブロック７８にて示してある代
替メモリの上にマッピング機構を有するが、これはプロ
セッサの追加のハードウェア素子ではない。有効な仮想
アドレススペースはスパークアーキテクチャでは３２ビ
ット長である。レジスタ(registered)計数手段はこれら
の代替メモリスペースの１つにマップし、このような各
代替メモリのアドレスが、図１に用いられるプレセット
レジスタを含む全てのレジスタのスペースを収容するよ
うにするのが好適である。ローディング及びテストは斯
様な代替メモリアドレスに対して外部的に行われる。ブ
ロック８０はプロセッサ７０内に組込まれる他の機能部
を示し、この機能は本発明には必要ではないが、これは
図１の装置から出るコマンド信号を受信する。これらの
コマンド信号は当面のマイクロプロセッサに外部から用
いることもできる。ブロック８２はマイクロプロセッサ
に設ける他のハードウェア素子を示す。図面の明瞭化の
ために図３には種々のサブシステム間の相互接続線は省
いてある。
だ単一チップのマイクロプロセッサ７０のブロック図で
ある。レジスタレベルでの詳細な説明は省くが、種々の
サブシステムは次のようなものである。クロック２０は
図１に示したものと同じである。所定の状況のもとでは
様々なクロックを並列に設けることができる。ブロック
７２はパラメータをつけることができる算術兼論理ユニ
ット（ＡＬＵ）である。ブロック７４は適当な機能レベ
ル（キャッシュ、セグメンテーション、ページング、保
護等）を有するメモリ管理ユニット（ＭＭＵ）である。
ブロック７６はオン−チップＲＡＭである。スパークは
仮想メモリの一部であるブロック７８にて示してある代
替メモリの上にマッピング機構を有するが、これはプロ
セッサの追加のハードウェア素子ではない。有効な仮想
アドレススペースはスパークアーキテクチャでは３２ビ
ット長である。レジスタ(registered)計数手段はこれら
の代替メモリスペースの１つにマップし、このような各
代替メモリのアドレスが、図１に用いられるプレセット
レジスタを含む全てのレジスタのスペースを収容するよ
うにするのが好適である。ローディング及びテストは斯
様な代替メモリアドレスに対して外部的に行われる。ブ
ロック８０はプロセッサ７０内に組込まれる他の機能部
を示し、この機能は本発明には必要ではないが、これは
図１の装置から出るコマンド信号を受信する。これらの
コマンド信号は当面のマイクロプロセッサに外部から用
いることもできる。ブロック８２はマイクロプロセッサ
に設ける他のハードウェア素子を示す。図面の明瞭化の
ために図３には種々のサブシステム間の相互接続線は省
いてある。
【００１０】図４は本発明に使用する階層割込みシステ
ムを示す。図３のマイクロプロセッサは、４ビットチャ
ネル１００に従って符号化されるワイヤ１０８間の優先
順位を決めてから１６通りの割込みをすることができ
る。このような特殊な機能性は、それ単独では未だスパ
ークには用立てられていなかったが、本発明者は前述し
たようにその必要性を確かめた。優先順位は論理回路１
０２にて決めることができる。マスクレジスタ１０４を
設け、これにより所定の割込みをプログラマブルにマス
ク又はブロックする。さらに入力レジスタ１０６も設
け、これには割込みフラグ又はサージがそれらの関連入
力端子１０８に到達する際にそれらを記憶することがで
きる。図示のように、マスクレジスタには書込みチャネ
ルｗからデータをロードさせることができる。マスクレ
ジスタ１０４及びデータレジスタ１０６の双方はテスト
目的のために読取りチャネルｒにより読取ることができ
る。
ムを示す。図３のマイクロプロセッサは、４ビットチャ
ネル１００に従って符号化されるワイヤ１０８間の優先
順位を決めてから１６通りの割込みをすることができ
る。このような特殊な機能性は、それ単独では未だスパ
ークには用立てられていなかったが、本発明者は前述し
たようにその必要性を確かめた。優先順位は論理回路１
０２にて決めることができる。マスクレジスタ１０４を
設け、これにより所定の割込みをプログラマブルにマス
ク又はブロックする。さらに入力レジスタ１０６も設
け、これには割込みフラグ又はサージがそれらの関連入
力端子１０８に到達する際にそれらを記憶することがで
きる。図示のように、マスクレジスタには書込みチャネ
ルｗからデータをロードさせることができる。マスクレ
ジスタ１０４及びデータレジスタ１０６の双方はテスト
目的のために読取りチャネルｒにより読取ることができ
る。
【００１１】所定のマイクロプロセッサ内に前述したよ
うな、又は他の局所的或いは外部的な割込みによる様々
なレジスタ計数手段がある場合には、装置１０２／１０
４／１０６の処理能力が不十分となる。従って、図４の
システムは素子１１０の第２階層を有しており、これは
１０２〜１０６と同じ原理で造られ、しかも１０２〜１
０６の素子と同じロード及び読取り能力を有する。ブロ
ック１１０そのものは単一入力のバンドル１０８を送給
する。こうして、多数の入力を処理することができる。
１０２〜１０６の装置にないものはワイヤソース１１２
へのシグナリング−バックだけであり、これらワイヤの
１つは割込み処理優先順位を決める。このような応答は
システムレベルにて行なうことができる。
うな、又は他の局所的或いは外部的な割込みによる様々
なレジスタ計数手段がある場合には、装置１０２／１０
４／１０６の処理能力が不十分となる。従って、図４の
システムは素子１１０の第２階層を有しており、これは
１０２〜１０６と同じ原理で造られ、しかも１０２〜１
０６の素子と同じロード及び読取り能力を有する。ブロ
ック１１０そのものは単一入力のバンドル１０８を送給
する。こうして、多数の入力を処理することができる。
１０２〜１０６の装置にないものはワイヤソース１１２
へのシグナリング−バックだけであり、これらワイヤの
１つは割込み処理優先順位を決める。このような応答は
システムレベルにて行なうことができる。
【図１】本発明によるマイクロプロセッサ用の計数手段
の一例を示すブロック図である。
の一例を示すブロック図である。
【図２】パルス整形メカニズムのブロック図である。
【図３】追加の機能性を組込んだマイクロプロセッサの
ブロック図である。
ブロック図である。
【図４】本発明と共に使用する階層割込みシステムを示
すブロック図である。
すブロック図である。
２０ クロック ２２〜３０ レジスタ ４０〜５０ フリップフロップ（ステージ） ５１ マルチプレクサ機能部
Claims (6)
- 【請求項１】 クロック入力端子を有し、所定数のクロ
ック到達後にコマンド信号出力端子にコマンド信号を発
生するレジスタ計数手段を具えているマイクロプロセッ
サにおいて、前記計数手段が： −前記クロック入力端子を有し、且つ可変プレセット数
を繰り返し受信して前記所定数のクロックを計数すべく
構成されるプレセット可能な入力段と； −前記コマンド信号出力端子から供給される前記連続コ
マンド信号を計数し、且つ所定数のコマンド信号の到達
後に二次出力端子に二次コマンド信号を発生する二次計
数段と； −前記二次出力端子から供給される前記二次コマンド信
号の制御のもとでの逐次シフティングにより前記二次コ
マンド信号を整形したものを出力するプログラマブルな
レジスタパルス整形メカニズム；とを具えていることを
特徴とするマイクロプロセッサ。 - 【請求項２】 前記二次計数段が第２の可変プレセット
数でプレセット可能であることを特徴とする請求項１に
記載のマイクロプロセッサ。 - 【請求項３】 前記各段及び前記メカニズムを前記マイ
クロプロセッサの標準レジスタ手段にマップすることを
特徴とする請求項１又は２に記載のマイクロプロセッ
サ。 - 【請求項４】 前記パルス整形メカニズムが、このメカ
ニズムの時間マップ長を越える長さで前記整形二次コマ
ンド信号を選択的に出力するレトロ結合メカニズムを有
することを特徴とする請求項１〜３のいずれかに記載の
マイクロプロセッサ。 - 【請求項５】 代替メモリアクセス手段により選択的に
アクセスし得るようなレジスタ計数手段を多数具えてい
ることを特徴とする請求項１〜４のいずれかに記載のマ
イクロプロセッサ。 - 【請求項６】 前記整形二次コマンド信号を出力するレ
ジスタ計数手段を複数個並列に具え、且つこれらの計数
手段と共に用いられ、少なくとも２つのレジスタ段及び
マスク可能な優先順位決定段を階層編成で有し、これら
の段の内の最上段でないものが前記整形出力を複数並列
に受信して、複数優先順位を最高段に知らせるべく出力
する階層割込みシステムを具えていることを特徴とする
請求項１〜５のいずれかに記載のマイクロプロセッサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL92202241:3 | 1992-07-17 | ||
| EP92202241 | 1992-07-17 |
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| Publication Number | Publication Date |
|---|---|
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5175432A Pending JPH06168141A (ja) | 1992-07-17 | 1993-07-15 | マイクロプロセッサ |
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| EP (1) | EP0579324B1 (ja) |
| JP (1) | JPH06168141A (ja) |
| KR (1) | KR100279030B1 (ja) |
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