KR100271592B1 - 디지탈값 산출용 전기회로 및 그 산출방법 - Google Patents

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에를링 블로메, 타게 뢰브그렌
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Abstract

본 발명의 전기 회로는 기준 주파수 신호와 관련된 전기 입력 신호의 순간 위상을 나타내는 디지탈 값을 산출시키기 위한 것이다. 이러한 회로는 전기 입력 신호의 예상된 중심 주파수와 같은 차수인 반복하는 계수 사이클 주파수로 기준 주파수 신호를 분할함으로써 파생되는 값을 나타내는 저장된 계수를 연속적으로 발생시키기 위한 디지탈 계수기를 포함하고 있다. 트리거 유니트는 전기 입력 신호의 천이 에지와 샘플링 펄스를 수신하는 트리거 유니트에 응답하여 트리거 펄스를 생성시킨다. 중간 레지스터는 트리거 펄스의 수신에 응답하여 계수기 회로의 순간 상태를 저장한다. 계수기 회로의 순간 상태는 전기 입력 신호의 순간 위상값에 대응한다. 교정회로는 중간 레지스터에서 누산되는 위상 오프셋값을 제거함으로써 최종 수치값을 교정하기 위해 제공된다. 출력 레지스터는 계수기 회로의 교정되어 파생되는 수치값을 저장하기 위해 제공된다.

Description

[발명의 명칭]
디지탈값 산출용 전기 회로 및 그 산출 방법
[발명의 배경]
본 발명은 알고있는 기준 신호에 대한 수신된 무선 신호와 같은 신호의 위상 또는 주파수의 검출에 관한 것으로, 특히 수신된 신호의 검출된 위상 또는 주파수를 디지탈로 표시하기 위한 방법과 장치에 관한 것이다.
A.C. 전기 신호 또는 펄스 트레인의 순간 위상 또는 순간 주파수는 흔히 예를 들면, 위상 또는 주파수 변조된 무선 신호를 복조하기 위해 마이크로컴퓨터 또는 디지탈 신호 처리 칩을 사용하여 후속하는 수치 처리시 디지탈 형태로 직접 이용가능한 것이 바람직하다.
위상과 주파수는 주파수가 위상에 대한 시간의 도함수인 밀접한 수학적인 관계를 가진다. 만약 장치가 위상을 디지탈화시키는데 이용될 수 있으면, 주파수의 디지탈 표시는 어떤 조건하에서 모듈로 2Pi(순환) 산술 감산(modulo 2Pi arithmetic subtraction) 방식을 사용하는 위상의 수치 미분에 의해 얻어질 수 있다. 선택적으로, 어떤 조건하에 주파수를 디지탈화시키는 장치는 2Pi(순환) 산술 덧셈 방식을 사용하는 수치 재적분(reintegration)에 의해 위상의 디지탈 표시를 발생시키는데 사용될 수 있다. 2가지 경우에서, 동일한 2Pi 주기의 갤로이스 (Galois) 필드 또는 순환 디지탈 도메인에 순환 위상 도메인을 정확하게 매핑하는 것에 성패가 좌우된다. 예를 들면, 만약 8피트 2진 워드가 위상을 나타내도록 선택되면, 0에서 256의 숫자 범위는 0에서 2Pi 라디안의 위상 범위에 정확하게 정합되어서 2Pi를 넘는 위상에 대하여서는 8비트에서도 255에서 1이 증가하여 다시 0으로 돌아와 시작하도록 표현되어야 한다.
A.C. 전기 신호의 위상을 디지탈화시키는 기존의 방법은 처음에 신호를 기준 신호와 함께 위상 비교기에 인가하는 것이며, 이때 위상 비교기는 상기 2개의 신호 사이의 위상차에 비례하는 출력 전압 또는 전류를 발생시키게 된다. 다음에 신호 위상의 이러한 아날로그 측정치는 디지탈 코드 형태로 원하는 수치값을 발생시키기 위해 아날로그/디지탈 변환기에 인가될 수 있다.
상술된 방법은 아날로그 회로 소자를 필요로 하는 것 외에도 일정한 단점을 가지고 있다. 만약 위상 비교기의 위상/전압 변환 인자가 A/D 변환기의 전압/코드 변환 인자와 정확히 정합하지 않으면, 하나의 순환 도메인을 다른 도메인에 매핑시킬 때 에러가 발생하게 되며, 이는 미분과 같은 후속 수치 처리에서 확대될 수 있다.
A/D 변환기가 뒤따르는 아날로그 주파수 판별기에 의해 주파수를 디지탈화하는 유사한 종래의 방법도, 비슷한 단점이 있다. 주파수를 위상을 얻기 위해 다시 적분할 때, 결과값은 판별기를 A/D 변환기에 정합시키는데 있어서의 실제 허용 오차로 인하여 참 위상(true phase)으로부터 벗어나게 된다.
입력 신호가 많은 노이즈를 포함하면, 정확히 기능하는 2Pi 범위를 갖는 위상 비교기 회로의 수는 제한된다. 예를 들면, 연속하는 위상이 노이즈로 인해 0°바로 위와 360°바로 아래간에 교번하는 0°/360°의 불연속 영역에서는, 다수의 사이클에 걸쳐 신호의 위상을 평균하는 위상 비교기를 사용하는 것은 바람직하지 않은데 이와 같은 회로는 180°의 완전히 잘못된 평균 결과를 산출할 수 있기 때문이다.
위상과 같은 순환 양(circular quantity)을 평균하는 이러한 문제점을 해결하기 위해서는, 그 위상의 순간값이 필요하게 된다. 이때, 위상각의 사인과 코사인을 취하고 이들을 개별적으로 평균화시킨후, 그 결과의 아크 탄젠트를 계산하는 것을 포함하는 순환 평균화가 이용될 수 있다.
노이즈가 있는 신호에 대한 모듈로 2Pi 방식의 문제점에 대한 다른 해결 방법은 최소한 하나의 신호가 불명확한 영역과 떨어져 놓이게 되도록 하기 위하여 기준 입력이 90°씩 오프셋된 2개의 위상 비교기를 사용하는 것이다. 위상 비교기의 입력 간의 위상차의 사인에 비례하는 출력 전압을 생성하는 형태의 위상 비교기가 종종 선택되는데, 이때 2개의 구상(quadrature) 비교기 출력은 각각 위상각의 사인과 코사인의 측정값이 된다. 이들 신호는 순환 평균화하는데 적합하다. 평균된 사인과 코사인 신호가 개별적으로 디지탈화된 후, 원하는 위상수치가 수치 아크탄젠트 연산에 의해 얻어질 수 있다. 소위 말하는 이러한 I, Q(동상과 구상) 방법은 많은 아날로그 소자, 2번의 A/D 변환과 수치 아크탄젠트 연산을 필요로 하므로 매우 복잡하다.
순수한 디지탈 논리 소자를 사용하여 신호의 순간 주파수를 나타내는 값을 구하는 공지된 방법은 소위 계수기/판별기 방법이다. 이 방법은 주어진 시간동안 발생하는 입력 신호의 제로-교차(또는 사이클)의 개수를 직접 계수하는 것을 필요로 한다. 이전의 결과를 판독한 후, 디지탈 계수기가 제로로 리셋되며, 그 후 다시 정해진 시간동안 입력 신호의 제로-교차 이벤트를 계수하여 다음 숫자를 생성하도록 진행한다.
계수기/판별기와 관련된 문제점은 주파수를 정밀하게 결정하기 위해서 긴 계수 시간을 필요로 한다는 것이다. 예를 들면, 만약 1%의 측정 정밀도를 얻기 위해서는, 계수 시간은 입력 신호의 100 제로-교차에 걸쳐야만 한다. 따라서, 새로운 주파수 측정값이 산출될 수 있는 비율은 신호 주파수의 약 1/100로 제한된다. 더욱이, 측정 주기 내에서 신호 주파수의 변동은 알 수 없을 것이다.
디지탈 계수기/판별기와 관련된 결점은 부분적으로 타이밍 해상도를 입력 신호의 전체 사이클로 제한할 필요로 인한 것이다. 만약 부분적인 사이클 해상도가 얻어질 수 있다면 주어진 측정 정확도가 보다 짧은 시간에 도달될 수 있다. 디지탈 주기 측정시에, 신호의 하나이상의 전체 사이클의 지속 기간은 훨씬 더 높은 주파수 클럭의 사이클을 계수함으로써 측정되어, 부분적인 사이클 정확도를 제공하게 된다. 이러한 주기의 역이 주파수의 측정치이다.
디지탈 주기 측정에서, 신호의 제로/교차의 발생으로 계수기를 제로로 리셋하기 전에 이전의 계수가 계수로부터 판독한다. 그 후 다음의 제로-교차까지 계수기는 다시 계수하며, 그 시점에서 새로운 주기치가 판독된다.
디지탈 주기 측정과 관련된 단점은 역수의 연산이 필요하다는 것과, 측정이 이루어지는 주기가 규칙적이지 않고 신호 자체에 의하여 결정된다는 것이다. 이러한 동작은 자연적 샘플링(natural sampling)이라고 한다. 노이즈가 있거나 또는 가변적인 신호의 함수가 아닌 규칙적인 샘플링 주기로 신호를 샘플하고 디지탈화하는 것이 보다 바람직하다.
[발명의 요약]
본 발명은, 기준 클럭 신호 또는 펄스 트레인에 대한 A.C. 신호 또는 펄스 트레인의 위상각을 모듈로 2Pi 포맷으로 정확하게 나타내는 값을, 지정될 수 있는 간격으로 직접 발생시키는 전자 회로에 관한 것이다. 또한, 발생된 위상값은 순간 주파수를 디지탈로 표시하기 위해 모듈로 2Pi 연산을 사용하는 수치 미분 또는 다른 처리에 적합하다.
본 발명에 따른 회로의 특별한 특성은 입력 신호 주파수, 기준 클럭 주파수 및 위상 샘플링 주파수가 실제적인 한도내에서 독립적으로 선택될 수 있으며, 상기 주파수들간에는 서로 특별한 관계를 갖도록 제한되어 있지 않다는 것이다. 본 발명에 따른 회로의 다른 특성은 상기 회로가 전적으로 디지탈 논리 소자로 구성될 수 있다는 것이다.
그러므로, 본 발명의 목적은 기준 클럭 신호와 관련된 AC 신호의 순간 위상각을 모듈로 2Pi 포맷으로 나타내는 디지탈값을 특정한 시간 간격으로 발생시키는 전자 장치를 제공하는 것이다.
본 발명의 다른 목적은 AC 신호의 순간 주파수를 디지탈값으로 발생하기 위해 모듈로 2Pi 연산을 사용하여 산출된 순간 위상각값의 수치 미분을 수행할 수 있는 전자 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 AC 신호의 순간 위상각을 디지탈값으로 발생하기 위한 전자 장치를 제공하는 것이며, 여기서 입력 신호 주파수, 기준 클럭 주파수 및 위상 샘플링 주파수는 독립적으로 선택되며, 순간 위상각값을 유도함에 있어서 전자 장치에 의해 사용하기 위해 그들간에 특별한 관계를 가질 필요가 없다는 것이다.
본 발명의 또 다른 목적은 종래의 위상/주파수 디지탈화 장치의 상기 단점을 극복하는, 입력 AC 신호의 순간 위상 또는 순간 주파수의 디지탈값을 발생하기 위한 전자 장치를 제공하는 것이다.
이러한 목적 및 다른 목적들은 기준 주파수 신호와 관련된 전기 신호의 순간 위상을 디지탈 코드로 나타내는 수치값을 특정한 샘플링 순간에 결정하기 위한 전기 회로를 제공하는 본 발명에 의해 성취된다. 반복하는 계수 사이클 주파수로 기준 주파수 신호를 나눔으로써 나온 결과값을 나타내는 저장된 계수를 연속적으로 발생시키기 위한 계수기 회로가 제공되며, 상기 계수 사이클 반복 주파수는 전기 신호의 예상된 중심 주파수와 같은 차수로 된다. 점화(firing) 입력에서 전기 신호의 천이를 수신하고 활성화(arming) 입력에서 샘플링 펄스를 수신하는 트리거 유니트에 응답하여 트리거 펄스를 발생시키기 위한 트리거 유니트가 제공된다. 중간 레지스터는 중간 레지스터가 트리거 펄스를 수신하는 것에 응답하여 계수기 회로의 순간 상태를 저장한다. 계수기 회로의 순간 상태는 전기 신호의 순간 위상값에 대응한다. 누산되는 위상 오프셋값을 제거함으로써 중간 레지스터의 최종 수치값을 교정하기 위한 회로가 제공되며, 상기 위상 오프셋값은 샘플링 펄스 간의 선정된 시간 주기와 상기 전기 신호의 예상된 중심 주파수와 상기 계수 사이클 반복 주파수 간의 선정된 주파수의 곱이 된다. 다음의 샘플링 펄스의 발생에 응답하여 중간 레지스터로부터 전송된 계수기 회로의 교정된 최종 수치값을 저장하며, 또한 중간 레지스터에 계수기 회로의 다음 순간 상태의 저장을 실행하는 출력 레지스터가 제공된다.
[도면의 간단한 설명]
제1도는 본 발명에 따른 디지탈화 회로의 블럭도이고;
제2도는 본 발명에 따른 트리거 회로의 양호한 실시예를 도시한 도면이며;
제3도는 본 발명에 따른 디지탈화 회로의 다른 실시예를 도시한 블럭도이고;
제4도는 비선형 교정 유니트 및 주파수 예측기를 포함하고 있는 본 발명에 따른 디지탈화 회로를 도시한 블럭도이며;
제5a도와 제5b도는 본 발명에 따른 주파수 예측기의 선택적인 실시예를 도시한 도면이다.
[양호한 실시예의 상세한 설명]
이제 제1도를 살펴보면, 제1도에는 본 발명의 원리를 수행하는 회로가 간단한 블럭도로 도시되어 있다. 예상되는 신호 주파수의 정수배이고, 바람직하게는 2진수인 기준 클럭 주파수(10)가 발생된다. 기준 클럭 주파수(10)은, 이러한 정수배의 수로 기준 클럭 주파수를 분할하여 예상되는 신호 주파수와 같은 속도로 반복하는 분할기 계수 사이클을 생성시키는 디지탈 계수기(12)에 인가된다. 출력값은 입력 신호의 제로-교차 이벤트(zero-crossing event)에서 디지탈 계수기(12)의 상태를 기록함으로써 생성된다. 상술된 종래의 방법과 달리, 디지탈 계수기(12)는 주기적으로 리셋되지 않고 측정 간에 계속 증가된다. 더욱이, 2개의 이벤트의 발생에 응답하여 초기화되는 트리거 회로(14)에 의해 계수기 상태가 기록된다.
트리거 회로(14)는 처음에는 측정이 될 것임을 나타내는 샘플링 펄스(16)의 수신에 의해 활성화되어야만(armed) 한다. 일단 활성화되면, 트리거 회로(14)는 이이지는 입력 신호(18)의 제로-교차(zero-crossing)의 발생에 의해 점화된다 (fired). 트리거 회로(14)가 점화될 때 트리거 회로(14)에 의해 생성된 출력 트리거 펄스(20)에 의하여 디지탈 계수기(12)의 상태가 점화 순간에 중간 보류 레지스터 또는 래치(22)에 전송된다. 선택적인 실시예로서, 래치를 1 비트씩 확장시키고 트리거 발생시에 기준 클럭 주파수(10)가 부 또는 정의 1/2 사이클(positive or negative half cycle)상에 있는지 여부를 기록하는 것에 의하여 타이밍의 정밀도를 위한 별도의 비트가 얻어질 수 있다. 선택적으로 이러한 가산은 예를 들면 톱니파형 또는 아날로그 파형과 같이 2개 이상의 전압 상태를 가지고 있는 기준 신호 파형을 사용하고, A/D 변환기와 같은 수단에 의해 1 비트 이상 훨씬 더 높은 정밀도로 상기 전압 상태를 양자화시킴으로써 1 비트 이상의 타이밍 정밀도를 확장시키도록 향상될 수 있다.
중간 래치(22)의 내용은 후속 샘플링 펄스(16)가 인가되어 트리거 회로(14)를 활성화할 때까지 유지되며, 그 시점에서 상기 내용은 디지탈 가산기/감산기(25)로 전송되고 후속 측정에 의해 대체되기 전에 출력 레지스터 또는 래치(24)에 전송된다. 따라서 측정값은 외부적으로 인가된 샘플링 펄스(16)에 의해 결정된 규칙적인 속도로 1개의 샘플씩 지연되면서 출력 레지스터(24)에 나타난다.
만약 예상된 신호 주파수가 계수기(12)의 분할 사이클 반복 주파수와 정확하게 같다면, 제로-교차는 동일한 기준 계수기 상태에서 항상 발생하게 될 것이고, 이 상태는 기준 클럭 주파수(10)와 관련된 신호의 임의의 위상에 좌우된다. 예를 들면, 계수기(12)가 64로 분할된다고 가정하면, 계수기(12)에 의해 생성된 일련의 숫자는 29, 29, 29 ..... 가 될 수 있다.
만약 예상된 신호 주파수가 분할 사이클 반복 주파수보다 낮으면, 제로-교차는, 예를 들어, 29, 32, 35, 38 ..... 62, 1, 4, 7 .....과 같이 각각의 샘플링 이벤트마다 점점 뒤에 발생할 것이며, 계수기는 63이라는 값에서 다시 시작할 것이다.
이러한 예에서, 정확한 샘플당 예상 증가값은 주파수 오프셋에 샘플 사이의 시간을 곱한 것을 64배 한 것과 같다. 예를 들면, 만약 예상된 공칭 신호 주파수 (expected nominal signal frequency)가 기준 계수기 반복 주파수보다 1000 Hz가 낮고, 샘플링 비율이 256 Hz 이면, 샘플 사이에서의 예상된 증가값은 1000/256 = 3 29/32 nds가 될 것이다.
입력 신호의 공칭 중앙 주파수가 예를 들면 2N로 분할된 fo와 같은 N-비트 디지탈 기준 계수기의 반복 주기와 같을 때, 상기 계수기가 단순히 2진 계수기라고 가정하면, 연속적인 위상 측정값은 같은 값이 주어질 것이다. 실제로 예상된 공칭 입력 신호 주파수와 정확히 2N배인 출력 주파수를 가지고 있는 기준 클럭은 종종 쉽게 사용되지 않으므로 가장 근접하게 이용할 수 있는 주파수 대신에 사용하는 것이 바람직하다. 이러한 에러는 고정되고 공지되어 있어서, 최종 위상 측정이 연속적인 샘플 사이에서 점진적으로 증가하는 양에 의해 에러가 발생할 것이라는 사실을 미리 예측할 수 있다.
예를 들면, 만약 2N(기준 분할기 반복 계수기 사이클)로 분할된 기준 주파수와 공칭 입력 신호 주파수의 차가 초당 100 사이클이면, 위상 측정값은 정확한 중심 입력 주파수라 하더라도 초당 2Pi의 100배 비율로 변화하게 된다. 만약 샘플링 비율이 초당 1000 이면, 위상 에러는 각각의 샘플 사이에서 100*2Pi/1000 = Pi/5 비율로 증가하게 된다. 상기 에러가 점진적으로 증가하지만 전체적으로 예측가능한 에러는 제1도에 도시된 회로에 의해 제거될 수 있다.
계수기(12)가 63이라는 값에서 다시 처음으로 돌아가고(wrap around) 예상되는 증가값인 3 29/32 nds이 정수가 아닌 상기의 예가 선택된 이유는, 그럼에도 불구하고 분수인 부분을 나타내기 위하여 가상의 소수점의 오른쪽으로 정밀도를 확장시킴으로써 누산 증가값이 예측될 수 있음을 설명하기 위해서이다. 상기 예에서, 소수점 좌측으로 6 비트와 소수점 우측으로 5 비트를 합한 것을 가지고 있는 2진 누산기(23)는 1/32 nd의 단계로 숫자를 나타내기 위해 사용될 수 있다. 상기 누산기는 3 29/32 nds를 나타내는 000011.11101이라는 디지탈 코드에 의해 모든 샘플 뒤에 증가되어 진다.
디지탈 누산기(23)는 샘플 주기마다의 공지된 체계적인 위상 에러 증가량, 상기 예에서는 Pi/5인, 에 의해 모든 샘플 펄스 뒤에 증가하게 되어, 상기 누산기는 점진적으로 Pi/5, 2Pi/5, 3Pi/5, 4Pi/5, 0(자리 올림은 무시됨)과 같은 값을 순환시킨다. 그 후 상기 누산기(23)의 상기 값은 디지탈 가산기/감산기에 의해 위상 측정값으로부터 감산됨으로써, 연속적인 샘플 펄스에서 정확한 공칭의 입력 주파수에 대한 정수값이 되는 교정된 결과값을 산출하게 된다. 이를 통하여, 입력 신호 중심 주파수와의 정확한 관계로부터 기준 클럭 주파수(10)의 체계적인 주파수 편차에 기인한 중앙 순환(mean rotation)이 제거된다.
상기 누산기(23)의 비트의 워드 길이는 원하는 만큼 높은 정밀도로 부분적인 주파수 에러를 나타내기에 필요할 정도로 크게 될 수 있음을 인식할 수 있게 될 것이다. 이러한 누산기(23)는 중간 래치(22)에 기록된 N 또는 N+1 비트의 위상 측정값 보다 더 높은 정밀도의 비트를 가질 수 있다. 원칙적으로, 단지 누산기(23)의 최상위 N 또는 N+1 비트만이 디지탈 가산기/감산기(25)에서 교정을 수행하는데 사용되겠지만, 사용된 누산기값을 잘라내는 것(truncating)과 관련되는 여분의 적은 에러를 감소시키기 위하여, N(또는 N+1) 이상의 1개 또는 2개의 특별한 비트를 사용함으로써 가산기/감산시(25)로부터 출력값의 정밀도가 L 비트로 길이가 확장되는 결과를 얻는 것이 이로울 수도 있으며, 여기서 L은 N(또는 N+1) 약간 더 커서, 예를 들면 N+2 비트이다. 체계적인 주파수 에러가 N 또는 N+1 비트보다 더 정밀하지 않은 누산기 증가에 의해 정확히 나타낼 수 있는 경우에는, 누산기 또는 가산기/감산기 워드 길이를 확장할 필요가 없다.
누산기(23) 내의 값은 기준값으로부터 체계적인 주파수 오프셋에 기인하여 특정한 공칭의 중심 주파수가 누산되어 온 것을 정확하게 신호의 체계적인 위상 오프셋으로 나타낸 것이다. 누산기(23)에 대한 증가는 샘플링 간격으로 통합된 체계적인 주파수 오프셋에 기인한 모든 샘플링 사이클로 가산되는 특별한 위상 순환을 나타낸다. 출력 레지스터(24)에 결과값을 전송하기 전에 위상 측정값으로부터 누산된 위상 오프셋을 감산시킴으로써 체계적인 주파수 에러와 크기가 같지 않은 샘플링 비율이 교정된다. 그래서 합리적인 실제 제한 내에서 서로 독립적으로 신호 중심 주파수, 기준 주파수 및 샘플링 비율을 선택하는 것이 가능하게 된다. 또한 만약 불규칙성이 체계적이고 공지되어 있다면 샘플 사이에서 가변 주기를 가지는 것이 가능하게 되어 체계적인 위상 에러 성분이 예상될 수 있고 제거될 수도 있게 된다.
제1도의 디지탈 계수기(12)는 양호하게 하나의 "그레이 코드(Grey Code)"를 이용하고 있다. 그레이 코드 계수 시퀀스는 1이며 단지 다중 숫자 계수기의 하나의 숫자만이 각각의 계수 사이에서 변하게 된다. 예를 들면, 10진 시퀸스(0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 19, 18, 17, 16, 15, 14, 13, 12, 11, 10, 20, 21, 22, 23)는 그레이 코드화된 것이다. 2진법에서, 그레이 코드와 일반적인 2진수 사이의 차는 다음과 같이 예시된다.
정상적인 2진 코딩으로, 만약 계수기(12)가 증가하고 있는 순간에 정확히 트리거 펄스가 발생하면, 몇몇의 숫자는 즉시 변경될 수 있다. 예를 들면 0111(7)에서 1000(8) 까지의 천이가 일어날 수 있다. 비트가 유한적으로 그리고 약간 다른 속도로 변경되는 것은 위험하다. 이러한 천이는 몇몇 비트는 변경되고 나머지 비트는 변경되지 않도록 오류값을 래치되게 할 수 있다. 예를 들면, 0111(7)에서 1000(8)까지의 천이에서, 만약 최상위 비트가 잔류 비트보다 약간 빠르게 변한다면, 잘못된 상태 [1111(15)]가 래치될 수 있다. 그러나, 그레이 코딩을 사용함으로써, 단지 하나의 비트만이 동시에 변하게 된다. 그래서, 계수기(12)가 변하는 순간에 트리거 펄스가 발생하면 래치될 2개의 선택적인 값은 이전의 값이며, 그러한 값은 균등하게 가변될 수 있는 값이다. 그레이 코드화된 계수기 시퀀스가 사용될 때, 그레이-2진 변환은 위상값에 대한 가산/감산과 같은 후속 연산의 수행을 용이하게 하는데 필요하게 된다. 그러므로, 중간 래치(22)와 출력 래치(25) 사이의 점에서 그레이-2진 변환기(26)를 이용하는 것이 편리하다.
제1도에서 필요로 하는 트리거 회로(14)는 제2도에 예시된 논리도에 따라 실시될 수 있다. 트리거 회로(14)를 살펴보면, 제1 에지-트리거된(D형) 래치(26)는 클럭 입력에 접속된 샘플링 펄스 소스(16)와 데이타 입력에 관한 영구적인 레벨('1')을 가지고 있다. 샘플링 펄스 에지가 발생하자 마자, 데이타 레벨('1')을 출력(Q)으로 전송되며, 또한 제2 에지-트리거된 래치(28)의 데이타 입력에 접속된다. 래치(28)의 클럭 입력은 입력 신호(18)에 의해 유도된다. 그래서, 트리거 회로(14)가 활성화된 후 입력 신호(18)의 다음 에지 또는 제로-교차가 발생하자 마자, 레벨('1')이 점화 래치(28)의 출력(Q)에서 나타날 것이다. 이러한 출력은 제1도에서 필요로 하는 중간 래치(22)에 대한 트리거 펄스 출력이다.
트리거 회로(14)가 점화될 때, 트리거 회로(14)는 적절한 리셋트 펄스에 의해 초기 상태로 복귀되는 것이 필요하게 된다. 예를 들면, 이러한 것은 활성화 래치(26)와 점화 래치(28)에 리셋트 펄스를 높은 기준 클럭 주파수(10)로 생성시키도록 클럭된 2개의 시프트 레지스터(30)를 통하여 점화 래치(28)의 출력(Q)으로부터의 트리거 펄스를 지연시킴으로써 생성될 수 있다. 점화 래치(28)로부터의 트리거 펄스는 기준 클럭 주파수(10)와 특별한 시간 관계를 가지고 있지 않기 때문에, 트리거 펄스는 제1 시프트 레지스터 지연 스테이지에서 결과적으로 약간의 지연이나 거의 지연이 없이 기준 클럭 에지 전에 짧게 발생할 수 있다. 그래서 2개의 시프트 래지스터 지연 스테이지는 출력 트리거 펄스와 리셋트 펄스가 적어도 하나는 긴 기준 클럭 사이클이고 때때로 사라질 정도로 짧게 되지 않도록 보장시키는데 이용된다.
가능한 많은 본 발명의 실시예가 구현될 수 있다. 상술된 대체 실시예는 트리거 펄스가 발생하는 순간의 계수기(12) 상태뿐만 아니라 기준 클럭 파형의 상태를 중간 보류 래치(22)에 기록함으로써 위상 측정시 정밀도를 위해 하나 이상의 여분의 비트를 획득하는데 있다. 이러한 실시예의 가장 간단한 구현에는 여분의 비트의 해상도를 제공하기 위해 기록된 구형과 클럭 파형이 하이/로우 상태가 될 필요가 있다. 또한 해상도를 증가시키기 위해, 가령 계단 또는 연속 램프(톱니파)와 같은 2개 이상의 전압 상태를 가지고 있는 파형은 다른 상태 사이에서 예를 들면 적절한 A/D 변환기를 판별하는 장치와 함께 사용될 수 있다.
입력 신호의 제로-교차 또는 정(+)과 부(-) 진행 에지를 사용하는 것 또한 이로울 수 있다. 활성화된 후, 처음에 도달하는 2개의 극성중 한 극성의 에지에 의해 트리거 회로(14)를 점화시킴으로써 하나의 이점이 얻어질 수 있으며, 이러한 이점은 위상 디지탈화된 원하는 샘플링 순간에 적절히 가장 가까운 에지가 된다는 것이다. 이러한 경우에, 어떤 극성이 트리거에 점화되었는가를 기록하고, 0°또는 180°, 예를 들면, 최상위 비트(MSB)를 반전시킴으로써 획득된 위상값을 교정하는 것이 필요하다.
제3도는 디지탈화를 트리거하는 입력 신호의 2개의 에지를 사용하는 본 발명의 구성을 예시한 것이다. 샘플링 펄스(16)의 발생은 동시에 각각 입력 신호(18)의 정 진행 천이 또는 부 진행 천이의 발생에 따라 점화될 2개의 다른 트리거 회로(30, 32)를 활성화시킨다.
출력 트리거 라인은 논리적으로 OR 게이트(36)에 의해 OR 처리되어 2개의 트리거중 하나의 트리거의 발생은 제1 래치(22)에 기준 계수기 상태를 래칭시켜 준다. 더욱이, 이러한 사건의 발생은 2개의 트리거(30, 32)를 리셋트시켜서 상기 트리거 회로가 다시 점화되기 전에 새로운 샘플링 펄스(16)가 필요하게 된다. 이러한 동작은 활성화 처리 후에 점화될 제1 트리거 회로만이 점화될 것을 보장해 준다. 셋트/리셋트 플립플롭(34)은 2개의 트리거 회로(30, 32) 중 어떤 트리거 회로가 점화되는가를 기록한다.
위상을 한정하는 입력 신호의 정 진행 천이와 부 진행 천이가 명목상 180°사이의 중간에서 발생한다고 가정할 때, 측정이 부 진행 신호 에지 상에서 수행되면 180°씩 위상 측정을 교정하는 것이 필요하게 된다. 이러한 교정은 부 천이가 다음에 발생하는 샘플링 펄스로 출력 래치(24)에 결과를 래칭하기 전에 조인트 트리거를 점화시킨다면, MSB(0°또는 180°을 나타냄)과 함께 플립플롭(34)의 상태를 EXCLUSIVE OR 처리함으로써 XOR 게이트(38)를 경유하여 위상 측정의 최상위 비트를 반전시킴으로서 수행된다.
위상 해상도 또는 정확도에서의 작은 이점은 입력 신호의 부 진행 플랭크와 정 진행 플랭크에 의해 각각 트리거되고, 2개의 다른 래치에 개별적으로 계수기 상태를 기록하는 분리된 2개의 트리거 회로를 사용함으로써 얻어질 수 있다. 이러한 2개의 결과는 1 비트의 여분의 길이를 가지고 있는 위상 워드로 결과가 결합될 수 있다. 2개의 결과의 결합은 위상 = MOD2n(2*A + MODn(B-A) 와 같이 수행될 수 있다. 여기서, A는 1개의 극성(n 방식으로 측정됨, 아마 2개의 전력)의 제로-교차에 의해 트리거된 래치의 내용이고 B는 다른 극성의 제로-교차에 의해 트리거된 래치와 유사한 값이다.
n 방식으로 계산된 차(B-A)는 A(좌측으로 이동된 1 비트)의 값에 2배로 가산된다. 2n 방식으로 감산된 결과는 1 비트가 더 큰 워드 길이로 위상을 나타낸다. 또한, 트리거 회로(14)가 최종 샘플링 주기로 점화되지 않는다면 어떠한 스트로브도 출력 래치(24)에서 생성되지 않게 배열시킴으로써, 이전의 값은 입력 신호가 변칙적이거나 또는 너무 약하여 보다 나은 측정을 제공하지 못하는 경우에 유지될 수 있다. 더 높은 차수를 유지하고 있는 알고리즘은 위상 디지탈화 회로 내의 수치 도함수를 계산하거나 후속 수치 처리에 의해 실시될 수 있다. 후자의 경우에, 트리거 펄스가 최종 샘플링 주기 동안에 발생하였는 지의 여부를 나타내는 회로로부터 플래그 비트가 발생된다.
추가로, 본 발명의 다른 실시예는 입력 신호의 순간 주파수 값을 나타내는 디지탈 코드를 발생시키기 위해 출력 래치(24)에 저장된 교정되어진 디지탈값을 수신하는 연산 유니트를 포함하고 있다. 이러한 유니트는 실제로 순간 위상값의 차와 같은 2Pi 연산 방식을 사용하여 2개의 연속적인 순간 위상값을 감산하도록 동작될 수 있다.
이용가능한 주파수 기준값(10) 및 샘플링 클럭 펄스(16)와 관계있는 입력 신호(18)의 위상이 임의 상수일 때, 실제로 발생하는 입력 신호(18)의 제로-교차는 원하는 샘플링 순간에 적절히 단지 하나의 극성의 제로-교차가 사용되는 사건에서 입력 신호(18)의 주파수의 1 사이클 또는 2개의 극성이 사용되는 사건에서는 1/2 사이클까지 오스셋될 수 있다. 이러한 샘플링 타이밍 에러는 위상 측정값에서 여분의 시간에 의해 곱하여진 기준 클럭 주파수(10)로부터의 주파수 차에 기인하여 입력 신호(18)의 특별한 위상 순환과 같은 에러를 발생시킨다. 만약 파생되는 0-1 사이클 또는 0-1/2 사이클 시간 지터가 샘플링 주기와 비교하여 작고, 신호의 주파수 오프셋이 기준 클럭 주파수(10)와 비교하여 작다면, 이러한 여분의 에러는 2개의 작은 양의 곱에 비례하게 되므로 무시될 수 있다. 그러나, 만약 시스템이 입력 신호 공칭 주파수와 기준 클럭 주파수 사이에서 더 큰 체계적인 오프셋으로 동작되도록 구성될 때, 또는 샘플링 비율이 입력 신호의 유효 분수일 때, 또는 2가지 경우 모두와 같이 하나의 양이 유효하다면, 이러한 에러의 구성을 제거하는 명확한 교정을 실시할 필요가 있게 된다.
이러한 필요한 교정은 전체 샘플링(T)의 분수로서 표시되고 트리거가 전체 샘플링 주기 상에서 신호의 예상된 위상 오프셋(dF)으로 점화되는 원하는 샘플링 순간보다 빠르거나 늦게 발생하는 시간(dT)의 양을 곱한 것이다. 이러한 교정은 다음의 방정식으로 표시된다.
여분의 공정 = dF * dT/T
한 예로서, 원하는 샘플링 예가 0인 기준 계수기 값과 일치할 때와 같은 상황이 이제 기술될 것이다. 이러한 경우에, dT는 중간 래치(22)에 래치된 위상값으로 주어진다. 만약 그렇지 않으면, dT는 샘플링 펄스(16)의 발생 시에 중간 래치값에서 디지탈 계수기(12)의 값을 뺀 값이 주어지게 된다. 샘플링 주기 동안에 발생하는 기준값과 관련있는 신호의 위상 오프셋(dF)은 주파수 오프셋에 비례한다. 예상된 체계적인 주파수 오프셋의 교정된 공칭값만을 사용하는 것이 충분할 수 있다. 선택적으로, 입력 신호의 주파수가 넓은 범위에서 변경하는 경우, 순간 주파수의 예측값을 사용할 필요가 있다. 한 실시예에서, 본 발명은 위상 측정의 수치 차에 의해 주파수를 결정하는데 이용되며, 그러한 예측은 이미 이용되고 있을 것이다. 비선형 교정을 이용하는 그러한 방법을 예시하고 있는 본 발명의 한 실시예의 블럭도가 제4도에 예시되어 있다.
제4도의 비선형 교정을 사용하는 실시예에 따라, 임의 비선형 교정 유니트 (40)는 제1도의 실시예에서 이용된 디지탈 누산기에 대한 보충소자로서 간주될 수 있다. 그러나, 주목해야 할 점은 비선형 교정 유니트(40)에 이용하기 위해 디지탈 누산기 기술을 사용할 필요가 없다는 것이다. 제1도의 디지탈 누산기(23)는 예상된 신호와 기준 계수기 값 사이에서의 주파수 차와 상응하는 증가(순환) 위상값을 체계적으로 계산한다. 그 후 이러한 값은 기준 계수기(12)가 공칭 신호의 주기와 같은 주기를 가지고 있었다면 얻게 되었을 값과 대략적으로 같은 교정된 위상값을 얻는 측정된 위상값으로부터 감산된다.
상술된 교정은 만약 원하는 규칙적인 샘플링 예와 관련있는 트리거 펄스에 대해 큰 시간 지터가 발생하지 않으면 충분하다. 게다가, 만약 트리거 펄스의 발생에 관한 유효 시간 지터가 있지만, 제거해야 할 체계적인 주파수 에러가 약간 존재하거나 거의 없다면, 비선형 교정은 필요없게 될 수 있다. 그러나, 타이밍 지터와 체계적인 주파수 오프셋이 유효할 때, 제4도에 도시된 비선형 교정 방법은 비선형 결과의 크기가 주파수 오프셋(dF)과 시간 에러(dT)의 곱에 비례하므로 바람직할 수 있다.
제4도의 비선형 교정 유니트(40)는 가산기/감산기(42)와 승산기(44)를 포함하고 있다. 주파수 예측을 하기 위해 제공되는 주파수 예측기(46)는 비교기(47), 누산기(48)와 루프 필터(49)를 포함하고 있다.
비선형 교정을 수행하기 위해, 주파수 오프셋(dF)의 예측값은 샘플링 시간 에러(dT)와 곱하여야 할 필요가 있다. 제4도는 순간 주파수 에러를 예측하는 방법으로 주파수 예측기(46)의 사용을 예시한 것이며, 그렇지 않으면 디지탈 위상 동기 루프로서 언급된다. 주파수 예측기(46)는 예를 들면 입력 신호의 송신단에 적용된 변조에 기인한 어떤 정적인 체계적인 주파수 오프셋 더하기 어떤 동적으로 변화하는 성분을 예측한다. 물론, 제1도의 디지탈 누산기(23)가 사용될 때와 같은 경우에서처럼, 만약 정적이고 체계적인 소자가 이미 공지되어 있다면, 그러한 성분은 제4도의 디지탈 위상 동기 루프에 결과를 적용시키기 전에 그러한 디지탈 누산기 기술에 의해 제거될 수 있으며, 그 후 그러한 것은 잔류 동적 성분을 예측만 하면 된다. 동적 성분은 비선형 교정 유니트(40)에 적용된 전체 순간 주파수 에러(dF)를 얻는 정적 소자에 가산되게 된다. 만약 동적 성분이 작고 정적 소자가 비교적 크다면, 비선형 교정 시에 dF의 값으로 정적 성분을 사용하는 것만이 적절할 것이다. 그러나, 디지탈 위상 동기 루프가 순간 주파수 오프셋의 정적 성분과 동적 성분을 예측하기 때문에, 디지탈 누산기(23)는 모든 상황에서 필요하지 않게 된다.
제4도에 예시된 회로의 원하는 최종 결과값은 실제로 이미 공지된 공칭 값으로부터 신호 주파수의 순간 편차의 측정값이다. 주파수 예측기(46)의 디지탈 위상동기 루프는 기준 계수기 주파수로부터 입력 신호의 순간 편차의 측정값을 산출하며, 그러한 것은 기준 계수기 주파수와 관련된 공칭 주파수의 정수 차에 공칭 주파수로부터 원하는 편차를 합한 것과 같다. 그러므로, 정수 차가 만약 제로가 아니면, 기준 주파수로부터의 정수 차는 원하는 결과값이 다른 처리 과정으로 전달되기 전에 주파수 예측값(dF)으로부터 감산되어 진다. 이러한 경우에, 정적 주파수 오프셋과 일치하는 정수값은 제1도에서와 같이 위상 측정값으로부터 증가하는 위상 교정값을 감산하는 대신에 주파수 측정값으로부터 감산된다. 그러나, 만약 위상 출력값이 제4도의 시스템으로부터 구하여지면 비선형 교정 유니트(40)로부터의 교정된 위상값은 필요하면 공지된 정적 주파수 에러에 의해 유도된 체계적인 오프셋을 감산하기 위해 제1도에서와 같이 디지탈 누산기의 출력과 결합될 수 있다.
제5a도와 제5b도는 파생되는 위상 측정으로부터 주파수 예측을 유도하기 위한 장치를 예시한 것이며, 제5a도와 제5b도에 의해 예시된 각각의 장치는 제4도의 주파수 예측기에 대한 대체 실시예로서 사용될 수 있다.
제5a도는 수치적으로 연속적인 입력 샘플을 감산함으로써 위상 측정으로부터 주파수 예측을 유도하기 위한 장치를 예시한 것이다. 제5a도의 장치는 별개의 샘플 주기로 행하여진 인접한 위상각 측정값을 감산함으로써 위상각의 변화율을 결정한다. n 비트 감산기(52)는 현재의 위상 측정값(O/i)로부터 지연된 위상 측정값(O/i-L)을 감산한다. 지연된 위상 측정값(O/i-L)은 선정된 수의 샘플링 주기에 의해 위상 측정 값을 지연시키는 지연 유니트(50)를 통하여 통과하는 위상 측정값으로부터 유도된다. 그 후 최종 결과는 원하는 주파수 예측값을 차례로 출력시키는 디지탈 필터(54)를 통하여 통과하게 된다.
제5b도의 장치는 디지탈 위상 동기 루프 회로를 이용함으로써 위상 측정으로부터 주파수 예측을 유도한다. 이러한 장치는 누산기(57)에 포함되어 있는 값으로부터 위상 측정값의 유입되는 샘플을 n 비트 감산기(56)를 경유하여 감산한다. 상기 누산기(57)는 유입되는 위상 샘플과 저장된 값 사이의 각 에러를 측정하며, 상기 2개의 값이 정렬되도록 하기 위해 교정 유니트(58)에 의한 교정이 수행된다. 그래서 파생되는 정렬은 연속적인 입력 위상각의 순환 주파수의 예측을 생성시킨다. 만약 입력주파수가 정수이면, 출력 결과는 사용된 많은 연산 숫자로 정확하게 될 것이다. 그러나, 만약 입력 시퀀스에서 위상각의 순환 비율이 완전하게 노이즈 음성 신호와 같은 정수가 아니면, 누산기(57)와 교정 유니트(58)는 입력 시퀀스 값과 저장된 값 사이의 에러를 계속적으로 교정할 것이다. 그래서, 최종 예측값은 단지 특별한 순간에서의 입력 주파수의 예측값이 될 것이다.
본 발명의 특별한 실시예가 기술되고 예시되어 왔지만, 본 발명이 본 기술에 숙련된 사람에 의해 행하여 질 수 있는 변경에 제한되지 않음을 이해해야만 한다. 본 출원은 기술되고 청구된 발명을 기초로 한 정신과 범위 내에서 어떤 그리고 모든 변경을 고려하고 있다.

Claims (41)

  1. 기준 주파수 신호와 관련된 전기 신호의 순간 위상을 디지탈 코드로서 표현하는 수치값을 특정 샘플링 순간에 결정하기 위한 전기 회로에 있어서, 상기 기준 주파수 신호를 반복하는 계수 사이클 주파수로 나눈 결과 값을 나타내는 저장된 계수를 연속적으로 발생시키기 위한 계수기 수단 - 상기 계수 사이클 반복 주파수는 상기 전기 신호의 예상되는 중심 주파수와 같은 차수임-, 샘플링 펄스와 상기 전기 신호의 천이를 수신한 것에 응답하여 트리거 펄스를 생성하기 위한 트리거 수단, 및 상기 계수기 수단의 순간 상태를 저장하기 위한 제1 레지스터 수단 - 상기 계수기 수단의 상기 순간 상태는 상기 제1 레지스터 수단이 상기 트리거 펄스를 수신하는 것에 응답하여, 상기 제1 레지스터 수단에 정송되고, 상기 순간 상태는 상기 전기 신호의 순간 위상값에 대응함-을 포함하는 것을 특징으로 하는 전기 회로.
  2. 제1항에 있어서, 누산되는 위상 오프셋값을 제거시킴으로써 상기 제1 레지스터 수단 내의 결과적인 수치값을 교정하기 위한 교정 수단 - 상기 위상 오프셋은 상기 전기 신호의 상기 예상되는 중심 주파수와 상기 계수 사이클 반복 주파수 사이의 선정된 주파수차와 샘플링 펄스 사이의 선정된 시간 주기의 곱임-, 및 다음 샘플링 펄스의 발생에 응답하여 상기 제1 레지스터 수단으로부터 전송된 상기 계수기 수단의 상기 교정된 결과적인 수치값을 저장하기 위한 제2 레지스터 수단 - 상기 다음 샘플링 펄스가 발생하면 상기 제1 레지스터 수단 내에 상기 계수기 수단의 다음 순간 상태가 저장됨-을 더 포함하는 것을 특징으로 하는 전기 회로.
  3. 제2항에 있어서, 상기 트리거 수단이, 상기 샘플링 펄스의 수신에 반응하여 셋트되어, 셋트신호를 생성하는 제1 천이 트리거 장치(first transition triggered device), 및 상기 전기 신호의 천이의 수신에 응답하여 셋트되는 제2 천이 트리거 장치를 포함하고, 상기 제2 천이 트리거 장치가 상기 전기 신호의 천이 및 상기 제1 천이 트리거 장치로부터의 상기 셋트 신호를 수신하는 것에 반응하여 상기 제2 천이 트리거 장치가 상기 트리거 펄스를 생성하고, 상기 트리거 펄스가 상기 제1 및 제2 천이 트리거 장치의 리셋트를 초래하는 것을 특징으로 하는 전기 회로.
  4. 제3항에 있어서, 상기 제1 및 제2 천이 트리거 장치가 플립플롭을 포함하는 것을 특징으로 하는 전기 회로.
  5. 제3항에 있어서, 상기 샘플링 펄스 및 상기 전기 신호의 제2 천이를 수신하는 것에 응답하여 제2 트리거 펄스를 생성시키기 위한 제2 트리거 수단 - 상기 제2 천이는 상기 트리거 수단의 제2 입력에 수신된 상기 전기 신호의 상기 천이와 반대임-, 상기 계수기 수단의 상기 순간 상태를 저장하기 위한 제3 레지스터 수단 - 상기 계수기 수단의 상기 순간 상태는 상기 제3 레지스터 수단이 상기 제2 트리거 펄스를 수신하는 것에 응답하여 상기 제3 레지스터 수단에 전송됨-, 및 출력값을 산출하기 위해 상기 제1 레지스터 수단과 제3 레지스터 수단의 내용들을 결합시키기 위한 수단을 더 포함하는 것을 특징으로 하는 전기 회로.
  6. 제2항에 있어서, 상기 교정 수단은 상기 선정된 주파수 차와 상기 선정된 시간 주기의 상기 곱에 비례하는 값만큼 샘플링 펄스들 사이에서 증가되는 내용을 가지고 있는 디지탈 누산기를 포함하고 있으며, 상기의 누산되는 위상 오프셋을 제거하기 위해 상기 누산기의 내용이 상기 측정된 위상값으로부터 감산되거나 또는 상기 측정된 위상값에 가산되는 것을 특징으로 하는 전기 회로.
  7. 제2항에 있어서, 상기 전기 신호의 순간 주파수를 나타내는 디지탈 코드를 생성하는 수단을 더 포함하며, 상기 생성하는 수단은 모듈로 2Pi 연산 방색(modulo 2Pi arithmetic)을 사용하여 2개의 연속되는 순간 위상값을 감산하도록 동작하는 것을 특징으로 하는 전기 회로.
  8. 제1항에 있어서, 상기 트리거 수단이, 상기 샘플링 펄스의 수신과 상기 전기 신호의 정 진행 천이(positive going transition)에 응답하여 제1 부분 트리거 펄스를 생성시키기 위한 제1 트리거 회로, 상기 샘플링 펄스의 수신과 상기 전기 신호의 부 진행 천이(negative going transition)에 응답하여 제2 부분 트리거 펄스를 생성시키기 위한 제2 트리거 회로; 상기 트리거 펄스로서 상기 제1 부분 트리거 펄스 또는 제2 부분 트리거 펄스 중 어느 하나의 펄스를 통과시키기 위한 OR 회로, 및 상기 전기 신호의 부 진행 천이를 상기 제2트리거 회로가 수신함에 따라 생성되는 상기 트리거 펄스에 응답하여 교정 신호를 생성하는 플립플롭을 포함하는 것을 특징으로 하는 전기 회로.
  9. 제8항에 있어서, 상기 교정 신호의 수신에 응답하여 180°씩 상기 제1 레지스터 수단에 저장된 상기 계수기 수단의 상기 순간 상태를 교정하기 위한 교정 수단을 더 포함하는 것을 특징으로 하는 전기 회로.
  10. 제9항에 있어서, 상기 교정 수단이 상기 순간 상태의 최상위 비트를 반전시키기 위한 XOR 회로를 포함하는 것을 특징으로 하는 전기 회로.
  11. 제2항에 있어서, 상기 샘플링 펄스에 대한 상기 트리거 펄스의 분산에 의해 유발되는 타이밍 에러에 대한 상기 결과적인 수치값을 교정 인자 - 상기 교정인자는 순간 주파수 값의 추정치와 상기 타이밍 에러의 곱에 비례함-로 교정하기 위해 상기 제2 레지스터 수단에 결합된 제2 교정 수단을 더 포함하는 것을 특징으로 하는 전기 회로.
  12. 제11항에 있어서, 상기 결과적인 수치 값에 관련된 상기 순간 주파수값을 발생시키기 위해 상기 제2 교정 수단에 결합된 주파수 추정 수단을 더 포함하는 것을 특징으로 하는 전기 회로.
  13. 제12항에 있어서, 상기 주파수 추정 수단이 디지탈 위상 동기 루프 회로를 포함하는 것을 특징으로 하는 전기 회로.
  14. 제12항에 있어서, 상기 주파수 추정 수단이 선정된 수의 샘플링 주기만큼 떨어진 위상값들 사이의 차를 생성하기 위한 감산기 수단을 포함하는 것을 특징으로 하는 전기 회로.
  15. 제1항에 있어서, 상기 계수기 수단이 그레이 코드화된 계수기 시퀀스를 생성시키는 것을 특징으로 하는 전기 회로.
  16. 제15항에 있어서, 상기 제1 레지스터 수단과 제2 레지스터 수단 사이에 결합된 그레이/2진 변환기를 더 포함하는 것을 특징으로 하는 전기 회로.
  17. 기준 주파수와 관련된 입력 신호의 순간 위상을 표현하는 디지탈 값을 발생하기 위한 전기 회로에 있어서, 상기 기준 주파수 신호를 반복하는 계수 사이클 주파수로 나눈 결과 값을 나타내는 저장된 계수를 연속적으로 발생시키기 위한 디지털 계수기, 샘플링 펄스에 의해 활성화되고 상기 입력 신호의 제로-교차 천이에 의해 점화되는 것에 응답하여 트리거 펄스를 생성시키는 트리거 회로, 및 상기 트리거 펄스를 수신하는 것에 반응하여 상기 디지털 계수기에 의하여 발생하는 상기 값을 저장하기 위한 제1 저장 래치 - 상기 저장되는 값은 상기 입력 신호의 순간 위상값에 대응함-를 포함하는 것을 특징으로 하는 전기 회로.
  18. 제17항에 있어서, 상기 샘플링 펄스가 발생할 때마다 선정된 위상 에러값만큼 증가되는 디지탈 누산기, 상기의 저장된 값으로부터 위상 에러 값을 제거하고 교정된 위상값을 산출시키는 디지탈 가산기/감산기, 및 다음에 발생하는 샘플링 펄스에 응답하여 상기 교정된 위상값을 저장하기 위한 출력 저장 래치를 더 포함하고, 상기 위상 에러값이 상기 입력 신호의 예상된 중심 주파수와 상기 반복하는 계수 사이클 주파수 사이의 선정된 주파수 차와 샘플링 펄스들 사이의 선정된 시간 주기의 곱인 것을 특징으로 하는 전기 회로.
  19. 제17항에 있어서, 상기 제1 저장 래치가 상기 트리거 펄스가 생성될 때 상기 기준 주파수가 부 또는 정의 1/2 사이클 상에 있는지를 기록하기 위한 전용 비트롤 포함하는 것을 특징으로 하는 전기 회로.
  20. 제17항에 있어서, 상기 트리거 회로가, 일정한 고신호원(high signal source)으로부터의 고신호와 상기 샘플링 펄스의 수신에 응답하여 셋트 신호를 발생시키는 제1 플립플롭, 상기 셋트 신호와 상기 입력 신호의 제로-교차 천이를 수신하는 것에 응답하여 상기 트리거 펄스를 생성하는 제2 플립플롭, 및 상기 트리거 펄스로부터 지연된 리셋 펄스를 생성하기 위한 지연 회로를 포함하고, 상기 제1 및 제2 플립플롭이 상기의 지연된 리셋 펄스의 수신에 응답하여 동시에 리셋되는 것을 특징으로 하는 전기 회로.
  21. 제17항에 있어서, 상기 샘플링 펄스의 수신과 상기 입력 신호의 다른 제로-교차 천이에 응답하여 제2 트리거 펄스를 생성시키는 제2 트리거 회로, 상기 제2 트리거 펄스의 수신에 응답하여 상기 계수기 회로의 다른 값을 저장하기 위한 제2 저장 래치, 및 위상 표시값을 산출시키기 위해 상기 제2 저장 래치와 상기 제1 저장 래치의 내용을 결합하는 결합 회로를 포함하고, 상기 다른 제로-교차 천이가 상기 입력 신호의 제로-교차 천이와 정반대의 극성인 것을 특징으로 하는 전기 회로.
  22. 제21항에 있어서, 상기 결합 회로가 PRV = MOD2n[2A+MODn(B-A)] (여기서 n은 정수이고, A는 상기 제1 저장 래치의 내용이고, B는 상기 제2 저장 래치의 내용이며, PRV는 생성된 위상 표시값임)의 방정식을 실행함으로써 상기 제1 및 제2 저장 래치의 내용을 결합시키는 것을 특징으로 하는 전기 회로.
  23. 제17항에 있어서, 상기 입력 신호의 순간 주파수를 나타내는 디지탈 코드를 생성시키는 수단을 더 포함하고, 상기 수단이 모듈로 2Pi 연산 방식을 사용하여 상기 입력 신호의 2개의 연속되는 순간 위상값을 감산하도록 동작될 수 있는 것을 특징으로 하는 전기 회로.
  24. 제17항에 있어서, 상기 트리거 회로가, 상기 샘플링 펄스의 수신과 상기 입력 신호의 정 진행 천이에 응답하여 정 천이 트리거 펄스를 생성시키는 정 천이 트리거 회로, 상기 샘플링 펄스의 수신과 상기 입력 신호의 부 진행 천이에 응답하여 부천이 트리거 펄스를 생성시키는 부 천이 트리거 회로.
    상기 트리거 펄스로서 상기 정 천이 트리거 펄스 또는 상기 부 천이 트리거 펄스 중 어느 하나의 펄스를 통과시키기 위한 OR 게이트, 및 상기 전기 신호의 상기 부 진행 천이를 수신하는 상기 부 천이 트리거 회로에 따라 상기의 트리거 펄스가 발생하는 것에 응답하여 교정 신호를 발생시키는 플립플롭을 포함하는 것을 특징으로 하는 전기 회로.
  25. 제24항에 있어서, 상기 교정 신호의 수신에 응답하여 180°씩 상기 제1 저장 래치의 저장된 값을 교정시키기 위한 교정 수단을 더 포함하는 것을 특징으로 하는 전기 회로.
  26. 제25항에 있어서, 상기 교정 수단이 상기 저장된 값의 최상위 비트를 반전시키기 위한 XOR 게이트를 포함하는 것을 특징으로 하는 전기 회로.
  27. 제17항에 있어서, 상기 샘플링 펄스에 대한 상기 트리거 펄스의 분산에 의해 유발되는 타이밍 에러에 대한 상기 위상 값을 교정 인자 - 상기 교정 인자는 상기 위상 값과 연관된 순간 주파수 값의 추정치와 상기 타이밍 에러의 곱에 비례함-로 교정하기 위해 상기 출력 저장 래치에 결합된 제2 교정 수단을 더 포함하는 것을 특징으로 하는 전기 회로.
  28. 제27항에 있어서, 상기 위상값과 관련된 순간 주파수 값을 산출시키기 위해 상기의 제2 교정 수단에 결합된 주파수 추정 수단을 더 포함하는 것을 특징으로 하는 전기 회로.
  29. 제28항에 있어서, 상기 주파수 추정 수단이 디지탈 위상 동기 루프 회로를 포함하는 것을 특징으로 하는 전기 회로.
  30. 제28항에 있어서, 상기 주파수 추정 수단이 선정된 수의 샘플링 주기 만큼 떨어져서 발생하는 위상값들 사이의 차를 생성하기 위한 감산기 수단을 포함하는 것을 특징으로 하는 전기 회로.
  31. 제17항에 있어서, 상기 계수기 수단이 그레이 코드화된 계수기 시퀸스를 생성시키는 것을 특징으로 하는 전기 회로.
  32. 제31항에 있어서, 상기의 중간 래치와 출력 래치 사이에 결합된 그레이/2진 변환기를 더 포함하는 것을 특징으로 하는 전기 회로.
  33. 기준 주파수와 관련된 입력 신호의 순간 위상을 나타내는 디지탈값 산출 방법에 있어서, 상기 기준 주파수를 반복하는 계수 사이클 주파수로 나눈 결과 값을 나타내는 저장된 계수를 연속적으로 발생시키는 단계, 샘플링 펄스의 발생과 상기 입력 신호의 제로-교차 천이에 응답하여 트리거 펄스를 생성하는 단계, 및 상기 입력 신호의 저장된 값으로서, 상기 트리거 펄스의 수신에 응답하여 발생된 상기의 값을 저장시키는 단계를 포함하는 것을 특징으로 하는 디지탈값 산출 방법.
  34. 제33항에 있어서, 상기 샘플링 펄스가 발생할 때마다 선정된 위상 에러값만큼 디지탈 누산기를 증가시키는 단계, 상기 저장된 값으로부터 상기의 위상 에러값을 제거시키고 교정된 위상값을 산출시키는 단계, 및 다음의 샘플링 펄스의 발생에 응답하여 상기의 교정된 위상값을 저장하는 단계를 더 포함하고, 상기의 위상 에러 값이 상기 입력 신호의 예상된 중심 주파수와 상기 반복하는 계수 사이클 주파수 사이의 선정된 주파수 차와 샘플링 펄스들 사이의 선정된 시간 주기의 곱인 것을 특징으로 하는 디지탈값의 산출 방법.
  35. 제33항에 있어서, 상기 트리거 펄스가 생성될 때 상기 기준 주파수가 부 또는 정의 1/2 사이클 상에 있는지의 여부를 기록하는 단계를 더 포함하는 것을 특징으로 하는 디지탈값 산출 방법.
  36. 제33항에 있어서, 상기 샘플링 펄스의 수신과 상기 입력 신호의 다른 제로-교차 천이에 응답하여 제2 트리거 펄스를 생성시키는 단계, 상기 제2 트리거 펄스의 수신에 응답하여 산출된 다른 값을 저장하는 단계, 및 위상 표시 값을 산출하기 위해 저장된 내용을 결합시키는 단계를 더 포함하고, 상기의 다른 제로-교차 천이가 상기 입력 신호의 상기 제로-교차 천이와 정반대의 극성인것을 특징으로 하는 디지탈값 산출 방법.
  37. 제36항에 있어서, 저장된 상기 내용을 결합시키는 상기 단계가 PRV=MOD2n [2A+MODn(B-A)] (여기서, n은 정수이고, A는 상기 트리거 펄스에 응답하여 저장된 값이고, B는 상기 제2 트리거 펄스에 응답하여 저장된 값이고, PRV 가 산출된 위상 표시값임)의 방정식을 실행하는 단계를 더 포함하는 것을 특징으로 하는 디지탈값 산출 방법.
  38. 제33항에 있어서, 상기 입력 신호의 순간 주파수를 나타내는 디지탈 코드를 생성시키는 단계를 더 포함하고, 상기의 생성 단계가 모듈로 2Pi 연산 방식을 사용하여 상기 입력 신호의 2개의 연속적인 순간 위상값을 감산하는 단계를 포함하고 있는 것을 특징으로 하는 디지탈값 산출 방법.
  39. 제34항에 있어서, 상기 샘플링 펄스에 대한 상기 트리거 펄스의 분산에 의해 유발되는 타이밍 에러에 대한 상기 위상 값을 교정 인자 - 상기 교정 인자는 상기 위상 값과 연관된 순간 주파수 값의 추정치와 상기 타이밍 에러의 곱에 비례함-로 교정하는 단계를 더 포함하는 것을 특징으로 하는 디지탈값 산출 방법.
  40. 제39항에 있어서, 상기 위상값과 연관된 순간 주파수 값의 추정치를 발생시키는 단계를 더 포함하는 것을 특징으로 하는 디지탈값 산출 방법.
  41. 제40항에 있어서, 상기의 발생시키는 단계가 선정된 수의 샘플링 주기 만큼 떨어져서 발생하는 위상값들 사이의 차를 산출하는 단계를 더 포함하는 것을 특징으로 하는 디지탈값 산출 방법.
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