RU208335U1 - Блок измерения частоты следования импульсов - Google Patents

Abstract

Полезная модель относится к измерительной технике и может быть использована в устройствах контроля параметров окружающей среды для кодирования сигналов с частотных датчиков. Техническим результатом полезной модели является уменьшение погрешности измерения частоты. Технический результат достигается тем, что блок измерения частоты следования импульсов, содержащий генератор, счетчик тактовой частоты, первый D-триггер, первый элемент И, входную шину, шину числа тактовых импульсов, дополнительно содержит ПЛИС, в которой дополнительно спроектированы умножитель тактовой частоты, двоичный сумматор, четыре кодировщика частоты, причем каждый кодировщик частоты содержит счетчик тактовой частоты, первый D-триггер, первый элемент И, дополнительно каждый кодировщик частоты содержит второй D-триггер, первый и второй S-триггеры, элемент ИЛИ, второй элемент И, при этом умножитель тактовой частоты имеет четыре выхода тактовой частоты, последовательно сдвинутые по фазе на 90 градусов, при этом входная шина соединена с первым вводом ПЛИС, выход генератора соединен со вторым вводом ПЛИС, шина числа тактовых импульсов соединена поразрядно с группой третьих вводов ПЛИС, первый ввод ПЛИС соединен внутри ПЛИС с первым входом четырех кодировщиков частоты, второй ввод ПЛИС соединен внутри ПЛИС с входом умножителя тактовой частоты, четыре выхода умножителя тактовой частоты соединены последовательно со вторым входом четырех кодировщиков частоты соответственно, группа третьих вводов ПЛИС соединена внутри ПЛИС поразрядно с выходами двоичного сумматора, первые, вторые, третьи и четвертые входы двоичного сумматора соединены поразрядно с выходами первого, второго, третьего и четвертого кодировщиков частоты соответственно, в каждом кодировщике частоты первый вход соединен с информационным входом первого D-триггера, выход первого D-триггера соединен с информационным входом второго D-триггера и с первым входом первого элемента И, инверсный выход второго D-триггера соединен со вторым входом первого элемента И, выход первого элемента И соединен с входом установки в лог. «1» первого S-триггера и с первым входом элемента ИЛИ, выход первого S-триггера соединен с входом разрешения установки второго S-триггера и с первым входом второго элемента И, выход элемента ИЛИ соединен с входом установки в лог. «1» второго S-триггера, инверсный выход второго S-триггера соединен с входом разрешения установки первого S-триггера и со вторым входом второго элемента И, выход второго элемента И соединен с входом разрешения счета счетчика тактовой частоты, выход переполнения счетчика тактовой частоты соединен со вторым входом элемента ИЛИ, в каждом кодировщике частоты выходы соединены поразрядно с разрядными выходами счетчика тактовой частоты, в каждом кодировщике частоты второй вход соединен с тактовым входом первого D-триггера и второго D-триггера, с тактовым входом первого S-триггера и второго S-триггера, с тактовым входом счетчика тактовой частоты. 2 ил.

Description

Полезная модель относится к измерительной технике и может быть использована в устройствах контроля параметров окружающей среды для кодирования сигналов с частотных датчиков.

Наиболее близким к заявленному блоку (прототипом) является устройство для измерения частоты следования импульсов [1], которое содержит генератор, счетчик эталонной частоты, выход переполнения которого соединен с первым входом элемента ИЛИ-НЕ, выход D-триггера через элемент И соединен со счетным входом счетчика измеряемой частоты, второй вход элемента И является входом устройства, элемент задержки и регистр, причем выход генератора через элемент задержки соединен с С-входом триггера, выход которого соединен с входом управления регистра, разрядные входы которого соединены с соответствующими разрядными выходами счетчика эталонной частоты, вход которого соединен с выходом генератора, выход старшего разряда счетчика измеряемой частоты соединен с вторым входом элемента ИЛИ-НЕ, инверсный выход которого соединен с D-входом триггера, информационными выходами устройства являются разрядные выходы счетчика измеряемой частоты и выходы регистра.

Недостатком прототипа является большая погрешность измерения частоты. Погрешность измерения частоты в прототипе обратно пропорциональна числу входных импульсов в счетчике измеряемой частоты. Например, с погрешностью 1% производится регистрация ста входных импульсов. Уменьшение погрешности измерения в прототипе приводит к увеличению времени измерения, поскольку регистрируется больше входных импульсов. Например, уменьшение погрешности до 0,1% увеличит времени измерения в прототипе в 10 раз. Увеличение времени измерения нежелательно при мониторинге параметров окружающей среды с помощью частотных датчиков. Если частоту измерять по числу эталонных импульсов за один период входных импульсов, то уменьшение погрешности измерения частоты за счет увеличения эталонной частоты не будет вызывать увеличение времени измерения, поскольку увеличение числа эталонных импульсов будет происходить за период измеряемой частоты. В этом случае эталонную частоту необходимо увеличить. Например, для измерения частоты 10⁶ Гц с погрешностью 0,1% необходимо период 10^-6 сек заполнить эталонными импульсами числом не менее 1000. В этом случае эталонную частоту нужно повысить до 10⁹ Гц (1000 МГц). Передавать высокую частоту, например, 1000 МГц от генератора на микросхемы триггеров и счетчиков в прототипе невозможно из-за искажений высокочастотного сигнала, вызванных наводками и отражениями в проводах. Кроме того, генератор эталонной частоты имеет допустимую максимальную частоту, например 100 МГц, повышение которой, например, до 1000 МГц сложно и дорого. Микросхема ПЛИС, в которой может быть спроектирована схема измерения частоты, содержит умножитель тактовой частоты, например, частоты 100 МГц на коэффициент 5/2 и выделенные тактовые линии для распространения без искажений высокочастотных тактовых импульсов с одинаковыми и минимальными задержками на триггеры и счетчики внутри ПЛИС. Однако внутри ПЛИС умноженная тактовая частота также имеет допустимую максимальную величину, например, 250 МГц. Для эквивалентного увеличения тактовой частоты в четыре раза можно использовать в ПЛИС четыре тактовые частоты, последовательно сдвинутые по фазе на 90 градусов (четверть периода) в умножителе тактовой частоты.

Использование для измерения частоты ПЛИС, в которой умножитель тактовой частоты имеет четыре выхода, на которых тактовая частота последовательно сдвинута по фазе на 90 градусов (четверть периода), и каждая тактовая частота заполняет в ПЛИС интервал времени между двумя входными импульсами, позволяет уменьшить погрешность измерения частоты.

Техническим результатом полезной модели является уменьшение погрешности измерения частоты.

Технический результат достигается тем, что блок измерения частоты следования импульсов, содержащий генератор, счетчик тактовой частоты, первый D-триггер, первый элемент И, входную шину, шину числа тактовых импульсов, причем выход первого D-триггера соединен с первым входом первого элемента И, дополнительно содержит программируемую логическую интегральную схему (ПЛИС), в которой дополнительно спроектированы умножитель тактовой частоты, двоичный сумматор, четыре кодировщика частоты, причем каждый кодировщик частоты содержит счетчик тактовой частоты, первый D-триггер, первый элемент И, дополнительно каждый кодировщик частоты содержит второй D-триггер, первый и второй S-триггеры, элемент ИЛИ, второй элемент И, при этом умножитель тактовой частоты имеет четыре выхода, на которых тактовая частота последовательно сдвинута по фазе на 90 градусов, счетчик тактовой частоты синхронный, многоразрядный, имеет тактовый вход, вход разрешения счета и выход переполнения, первый и второй D-триггеры синхронные, имеют тактовый вход, информационный вход, первый и второй S-триггеры, синхронные, имеют тактовый вход, вход разрешения установки и вход установки в логическую «1», элемент ИЛИ, первый и второй элементы И имеют каждый два входа, при этом входная шина соединена с первым вводом ПЛИС, выход генератора соединен со вторым вводом ПЛИС, шина числа тактовых импульсов соединена поразрядно с группой третьих вводов ПЛИС, первый ввод ПЛИС соединен внутри ПЛИС с первым входом четырех кодировщиков частоты, второй ввод ПЛИС соединен внутри ПЛИС с входом умножителя тактовой частоты, четыре выхода умножителя тактовой частоты соединены последовательно со вторым входом четырех кодировщиков частоты соответственно, группа третьих вводов ПЛИС соединена внутри ПЛИС поразрядно с выходами двоичного сумматора, первые, вторые, третьи и четвертые входы двоичного сумматора соединены поразрядно с выходами первого, второго, третьего и четвертого кодировщиков частоты соответственно, в каждом кодировщике частоты первый вход соединен с информационным входом первого D-триггера, выход первого D-триггера соединен с информационным входом второго D-триггера и с первым входом первого элемента И, инверсный выход второго D-триггера соединен со вторым входом первого элемента И, выход первого элемента И соединен с входом установки в логическую «1» первого S-триггера и с первым входом элемента ИЛИ, выход первого S-триггера соединен с входом разрешения установки второго S-триггера и с первым входом второго элемента И, выход элемента ИЛИ соединен с входом установки в логическую «1» второго S-триггера, инверсный выход второго S-триггера соединен с входом разрешения установки первого S-триггера и со вторым входом второго элемента И, выход второго элемента И соединен с входом разрешения счета счетчика тактовой частоты, выход переполнения счетчика тактовой частоты соединен со вторым входом элемента ИЛИ, в каждом кодировщике частоты выходы соединены поразрядно с разрядными выходами счетчика тактовой частоты, в каждом кодировщике частоты второй вход соединен с тактовым входом первого D-триггера и с тактовым входом второго D-триггера, с тактовым входом первого S-триггера и с тактовым входом второго S-триггера, с тактовым входом счетчика тактовой частоты.

На фиг. 1 представлена структурная схема блока.

На фиг. 2 представлена структурная схема кодировщика частоты.

Принятые обозначения на фиг. 1:

обозначения без позиционных номеров:

входная шина;

шина числа тактовых импульсов;

1 - генератор;

2 - программируемая логическая интегральная схема ПЛИС, имеет первый ввод, второй ввод (тактовый), группу третьих вводов;

в ПЛИС 2 содержатся:

3- умножитель тактовой частоты, имеет четыре выхода, на которых тактовая частота последовательно сдвинута по фазе на 90 градусов. На фиг. 1 показаны четыре тактовые частоты С0, С1, С2, С3 на первом, втором, третьем, четвертом выходе соответственно. Тактовые частоты С0, С1, С2, С3 последовательно сдвинуты по фазе на 90 градусов;

4 - первый кодировщик частоты имеет первый вход, второй вход, многоразрядные выходы;

5 - второй кодировщик частоты имеет первый вход, второй вход, многоразрядные выходы;

6 - третий кодировщик частоты имеет первый вход, второй вход, многоразрядные выходы;

7 - четвертый кодировщик частоты имеет первый вход, второй вход, многоразрядные выходы;

Кодировщики 4, 5, 6, 7 одинаковые по составу логических элементов, триггеров и счетчиков и связям между ними.

8 - двоичный сумматор имеет первые входы, вторые входы, третьи входы, четвертые входы, выходы, причем разрядность входов равна разрядности выходов кодировщика 4, 5, 6, 7 соответственно, разрядность выходов равна разрядности группы третьих вводов ПЛИС 2.

Принятые обозначения на фиг. 2:

9 - первый D-триггер, синхронный, имеет тактовый вход «С», информационный вход «D»;

10 - второй D-триггер, синхронный, имеет тактовый вход «С», информационный вход «D»;

11 - первый элемент И, имеет два входа;

12 - элемент ИЛИ, имеет два входа;

13 - первый S-триггер, синхронный, имеет тактовый вход «С», вход «S» установки в логическую «1» (S-вход), вход «En» разрешения установки. Установка в логическую «1» происходит по тактовому импульсу при условии присутствия уровня логической «1» на входе разрешения установки и на входе установки в логическую «1»;

14 - второй S-триггер, синхронный, имеет тактовый вход «С», вход «S» установки в логическую «1» (S-вход), вход «En» разрешения установки. Установка в логическую «1» происходит по тактовому импульсу при условии присутствия уровня логической «1» на входе разрешения установки и на входе установки в логическую «1»;

15 - второй элемент И, имеет два входа;

16 - счетчик тактовой частоты, синхронный, многоразрядный, имеет тактовый вход «С», вход «En» разрешения счета, выход «Cout» переполнения. Производит двоичный счет тактовых импульсов при условии присутствия уровня логической «1» на входе разрешения счета.

Блок измерения частоты следования импульсов содержит (см. фиг. 1 и фиг. 2) генератор 1, счетчик тактовой частоты 16, первый D-триггер 9, первый элемент И 11, входную шину, шину числа тактовых импульсов, дополнительно содержит программируемую логическую интегральную схему (ПЛИС) 2, в которой дополнительно спроектированы умножитель 3 тактовой частоты, двоичный сумматор 8, четыре кодировщика частоты 4, 5, 6, 7, причем каждый кодировщик частоты 4, 5, 6, 7 содержит счетчик 16, D-триггер 9, элемент И 11, дополнительно каждый кодировщик частоты 4, 5, 6, 7 содержит второй D-триггер 10, первый 13 и второй 14 S-триггеры, элемент ИЛИ 12, второй элемент И 15, при этом входная шина соединена с первым вводом ПЛИС 2, выход генератора 1 соединен со вторым вводом ПЛИС 2, шина числа тактовых импульсов соединена поразрядно с группой третьих вводов ПЛИС 2, первый ввод ПЛИС 2 соединен внутри ПЛИС 2 с первым входом кодировщиков частоты 4, 5, 6, 7, второй ввод ПЛИС 2 соединен внутри ПЛИС 2 с входом умножителя 3, четыре выхода умножителя 3 соединены последовательно со вторым входом кодировщиков частоты 4, 5, 6, 7 соответственно, группа третьих вводов ПЛИС 2 соединена внутри ПЛИС 2 поразрядно с выходами двоичного сумматора 8, первые, вторые, третьи и четвертые входы двоичного сумматора 8 соединены поразрядно с выходами кодировщиков 4, 5, 6, 7 соответственно, в кодировщиках 4, 5, 6, 7 первый вход соединен с информационным входом D-триггера 9, выход D-триггера 9 соединен с информационным входом D-триггера 10 и с первым входом элемента И 11, инверсный выход D-триггера 10 соединен со вторым входом элемента И 11, выход элемента И 11 соединен с входом установки в логическую «1» S-триггера 13 и с первым входом элемента ИЛИ 12, выход S-триггера 13 соединен с входом разрешения установки S-триггера 14 и с первым входом элемента И 15, выход элемента ИЛИ 12 соединен с входом установки в логическую «1» S-триггера 14, инверсный выход S-триггера 14 соединен с входом разрешения установки S-триггера 13 и со вторым входом элемента И 15, выход элемента И 15 соединен с входом разрешения счета счетчика 16, выход переполнения счетчика 16 соединен со вторым входом элемента ИЛИ 12, в кодировщиках 4, 5, 6, 7 выходы соединены поразрядно с разрядными выходами счетчика 16, в кодировщиках 4, 5, 6, 7 второй вход соединен с тактовым входом D-триггера 9 и с тактовым входом D-триггера 10, с тактовым входом S-триггера 13 и с тактовым входом S-триггера 14, с тактовым входом счетчика 16.

Генератор 1 служит для генерации высокостабильных эталонных импульсов, которые поступают на второй ввод (тактовый) ПЛИС 2. Генератор 1 может быть выполнен, например, на микросхеме B525CEM3 100.000MHZ фирмы BFC (Brookdale Frequency Controls), которая генерирует прямоугольные импульсы в логических уровнях частотой 100МГц с относительной стабильностью 5×10^-6 .

Входная шина служит для приема входных импульсов измеряемой частоты электрического напряжения в логических уровнях.

Шина числа тактовых импульсов является выходной информационной шиной, на которой выставляется двоичный код числа тактовых импульсов, сосчитанных за период измеряемой частоты.

В ПЛИС 2 спроектированы с помощью программных средств умножитель 3, кодировщики 4, 5, 6, 7, двоичный сумматор 8, в каждом кодировщике 4, 5, 6, 7 спроектированы D-триггер 9, D-триггер 10, элемент И 11, элемент ИЛИ 12, S-триггер 13, S-триггер 14, элемент И 15, счетчик 16. В качестве ПЛИС 2 может быть использована, например, программируемая логическая интегральная схема EP3C16F484C6 семейства Cyclone III фирмы ALTERA, имеющая следующие ресурсы: 15,5 тыс. логических элементов, 20 выделенных тактовых линий синхронизации, четыре умножителя тактовой частоты с фазовым сдвигом на четырех выходах, четыре тактовых ввода, общее количество вводов 484. Максимальная частота переключения триггеров и счетчиков в ПЛИС 2 - 330 МГЦ. Программа конфигурирования ПЛИС 2 хранится, например, в микросхеме Flash памяти EPCS16SI8 фирмы ALTERA, содержащей 16 Кбит памяти (микросхема Flash памяти на фиг. 1 не показана).

Умножитель 3 служит для умножения частоты генератора 1 на программируемый в ПЛИС 2 коэффициент, например, 5/2. Тактовые импульсы умноженной частоты, например, 250 МГц с четырех выходов умножителя 3 (С0, С1, С2, С3) распространяются внутри ПЛИС 2 по выделенным тактовым линиям на вход 2 кодировщиков 4, 5, 6, 7 соответственно. Тактовые импульсы на выходах умножителя 3 (С0, С1, С2, С3) последовательно сдвинуты по фазе на 90 градусов (если, например, тактовая частота 250 МГц, то фазовый сдвиг составит 1 нс).

В кодировщиках 4, 5, 6, 7 D-триггер 9, элемент И 11, D-триггер 10 служат для привязки входного импульса к тактовым импульсам С0, С1, С2, С3 умножителя 3 соответственно. На выходе элемента И 11 в кодировщиках 4, 5, 6, 7 формируется импульс длительностью, равной периоду тактовых импульсов, фронт которого с небольшой задержкой совпадает с фронтом тактового импульса С0, С1, С2, С3 соответственно, следующего первым после фронта входного импульса.

В кодировщиках 4, 5, 6, 7 S-триггер 13 синхронно с тактовыми импульсами С0, С1, С2, С3 соответственно срабатывает от входного импульса, поступившего первым после обнуления блока, S-триггер 14 синхронно срабатывает от второго входного импульса, благодаря чему на элементе И 15 формируется импульс (синхронный с тактовыми импульсами) длительности, равной периоду измеряемой частоты.

В кодировщиках 4, 5, 6, 7 импульс на выходе элементе И 15 управляет счетчиком 16 по входу разрешения счета. В результате счетчик 16 в кодировщиках 4, 5, 6, 7 производит счет тактовых импульсов С0, С1, С2, С3 соответственно за период измеряемой частоты. Счетчик 16 в кодировщиках 4, 5, 6, 7 содержит код числа тактовых импульсов С0, С1, С2, С3 соответственно за период измеряемой частоты. Коды в счетчиках 16 в кодировщиках 4, 5, 6, 7 могут совпадать, если привязка первого и второго входных импульсов к тактовым импульсам С0, С1, С2, С3 соответственно произошла одинаковым образом, либо отличаться от одной до трех единиц, если входные импульсы привязались к тактовым импульсам С0, С1, С2, С3 по-разному. Например, если фронт первого и второго входных импульсов поступил, например, после фронта импульса С0, но перед фронтом импульса С1, то коды в счетчиках 16 будут одинаковые. Если фронт первого входного импульса поступил после фронта импульса С0 но перед фронтом импульса С1, а фронт второго входного импульса поступил после фронта импульса С1 но перед фронтом импульса С2, то коды в счетчиках 16 будут отличаться на единицу, если фронт второго входного импульса поступил после фронта импульса С2 но перед фронтом импульса С3, то коды в счетчиках 16 будут отличаться на две единицы, если фронт второго входного импульса поступил после фронта импульса С3 но перед фронтом импульса С0, то коды в счетчиках 16 будут отличаться на три единицы.

В сумматоре 8 коды счетчиков 16 из кодировщиков 4, 5, 6, 7 суммируются, в результате на разрядных выходах сумматора 8 образуется суммарный код, разрешение которого равно четверти периода тактовой частоты, поскольку тактовые импульсы С0, С1, С2, С3 последовательно сдвинуты по фазе на 90 градусов, то есть на четверть периода. При тактовой частоте, например, 250 МГц разрешение кода числа тактовых импульсов равно 1 нс.

Генератор 1 установлен на общей печатной плате с помощью объемного монтажа, микросхема ПЛИС 2 установлена на общей печатной плате с помощью поверхностного монтажа. Входная шина, шина числа тактовых импульсов, соединение генератора 1 с ПЛИС 2 выполнены на общей печатной плате печатным способом. Общая печатная плата на фиг. 1 не показана.

На фиг. 1 не показано питание генератора 1 и ПЛИС 2.

Блок измерения частоты следования импульсов работает следующим образом. Описание приводится по фиг. 1 и фиг. 2.

Подразумевается, что питание на генератор 1 и ПЛИС 2 подано. Также подразумевается, что программа конфигурирования загружена в ПЛИС 2 из микросхемы Flash памяти.

В кодировщиках 4, 5, 6, 7 в исходном состоянии D-триггер 9, D-триггер 10, S-триггер 13, S-триггер 14, счетчик 16 обнулены (цепи обнуления на фиг. 1 и фиг. 2 не показаны). На выходе D-триггера 9, S-триггера 13, на выходе переполнения счетчика 16 установлен уровень лог. «0», на инверсном выходе D-триггера 10, S-триггера 14 установлен уровень лог. «1». Уровень лог. «0» с выхода S-триггера 13 поступает на вход разрешения установки S-триггера 14 и запрещает установку в лог. «1». Уровень лог. «1» с инверсного выхода S-триггера 14 поступает на вход разрешения установки S-триггера 13 и разрешает установку в лог. «1». Уровень лог. «0» с выхода D-триггера 9 через элементы И 11 поступает на вход установки в лог. «1» (S-вход) S-триггера 13 и запрещает установку S-триггера 13 в лог. «1». Уровень лог. «0» с выхода S-триггера 13 через элемент И 15 поступает на вход разрешения счета счетчика 16 и запрещает счет тактовых импульсов.

Импульсы генератора 1 поступают через второй ввод ПЛИС 2 на вход умножителя 3. В кодировщиках 4, 5, 6, 7 через второй вход тактовые импульсы с выходов умножителя 3 С0, С1, С2, С3 соответственно распространяются внутри ПЛИС 2 по выделенным тактовым линиям с одинаковой минимальной задержкой на тактовые входы D-триггера 9, D-триггера 10, S-триггера 13, S-триггера 14, счетчика 16. Тактовые импульсы синхронизируют работу триггеров и счетчиков внутри ПЛИС 2, исключая сбои на высокой тактовой частоте, когда сказываются задержки распространения внутри ПЛИС 2. В кодировщиках 4, 5, 6, 7 тактовые импульсы С0, С1, С2, С3 соответственно в отсутствии импульсов на входной шине не меняют исходное состояние D-триггера 7, поэтому не меняется исходное состояние S-триггера 13, S-триггера 14 и счетчика 16, так как на S-входе S-триггер 13, на S-входе S-триггер 14 и на входе разрешения счета счетчика 16 установлен лог «0».

После установки в исходное состояние первый входной импульс лог. «1» на входной шине через первый ввод ПЛИС 2 поступает внутри ПЛИС 2 на первый вход кодировщиков 4, 5, 6, 7 и далее на информационный вход D-триггера 9. В кодировщиках 4, 5, 6, 7 тактовый импульс С0, С1, С2, С3 соответственно, пришедший первым на тактовый вход D-триггера 9 после фронта первого входного импульса, то есть после перехода лог. «0» на лог. «1» на входной шине, записывает лог. «1» в D-триггер 9. На выходе D-триггера 9 в кодировщиках 4, 5, 6, 7 происходит переход лог. «0» на лог. «1» с небольшой задержкой относительно фронта первого тактового импульса С0, С1, С2, С3 соответственно. Уровень лог. «1» с выхода D-триггера 9 поступает на информационный вход D-триггера 10 и на первый вход элемента И 11. В кодировщиках 4, 5, 6, 7 второй тактовый импульс С0, С1, С2, С3 соответственно после фронта первого входного импульса записывает лог. «1» в D-триггер 10. На инверсном выхода D-триггера 10 происходит переход лог. «1» на лог. «0» с небольшой задержкой относительно фронта второго тактового импульса. Уровень лог. «0» с инверсного выхода D-триггера 10 поступает на второй вход элемента И 11. Элемент И 11 сравнивает по логике И логические уровни на первом и втором входах. Совпадение уровней лог. «1» происходит в интервале времени между фронтами первого и второго тактовых импульсов. На выходе элемента И 11 формируется импульс лог. «1» длительности, равной периоду тактовых импульсов, немного задержанный относительно фронтов первого и второго тактовых импульсов. Импульс с выхода элемента И 11 поступает на S-вход S-триггера 13 и на первый вход элемента ИЛИ 12. Уровень лог. «1» на S-входе и на входе разрешения установки S-триггера 13 разрешает установку S-триггера 13 в лог. «1». Второй тактовый импульс устанавливает S-триггер 13 в лог. «1», поскольку фронт второго тактового импульса находится в пределах длительности импульса на S-входе S-триггера 13 из-за небольшой задержки импульса на выходе элемента И 11. Уровень лог. «1» с небольшой задержкой относительно фронта второго тактового импульса устанавливается на выходе S-триггера 13 и передается на вход разрешения установки S-триггера 14. Импульс с выхода элемента И 11 также поступает на первый вход элемента ИЛИ 12 и через него проходит на S-вход S-триггера 14. Однако на инверсном выходе S-триггера 14 не может быть установлен лог. «0» по второму тактовому импульсу, поскольку на момент фронта второго тактового импульса на входе разрешения установки S-триггера 14 остается присутствовать лог. «0». Уровень лог. «1» на выходе S-триггера 13 поступает на первый вход элемента И 15 и проходит через него на вход разрешения счета счетчика 16, так как на втором входе элемента И 15 установлена лог. «1» с инверсного выхода S-триггера 14. В кодировщиках 4, 5, 6, 7 уровень лог. «1» на входе разрешения счета разрешает счет импульсов С0, С1, С2, С3 соответственно в счетчике 16. Счетчик 16 на каждом тактовом импульсе прибавляет единицу на разрядных выходах, начиная с третьего тактового импульса из-за задержки установки лог. «1» на выходе S-триггера 13. Отмеченные небольшие задержки обусловлены задержками срабатывания триггеров в ПЛИС 2 и составляют порядка 0,5 нс. В кодировщиках 4, 5, 6, 7 тактовый импульс С0, С1, С2, С3 соответственно на тактовом входе D-триггера 9, следующий первым после сброса лог. «1» в лог. «0» на входной шине в момент окончания первого входного импульса, записывает лог. «0» в D-триггер 9. Следующий тактовый импульс записывает лог. «0» в D-триггер 10. D-триггеры 9 и 10 устанавливаются в исходное состояние.

В кодировщиках 4, 5, 6, 7 тактовый импульс С0, С1, С2, С3 соответственно, поступивший первым на тактовый вход D-триггера 9 после фронта второго входного импульса, записывает лог. «1» в D-триггер 9. Уровень лог. «1» с выхода D-триггера 9 поступает на информационный вход D-триггера 10 и на первый вход элемента И 11. В кодировщиках 4, 5, 6, 7 тактовый импульс С0, С1, С2, С3 соответственно, второй после фронта второго входного импульса, записывает лог. «1» в D-триггер 10. Уровень лог. «0» с инверсного выхода D-триггера 10 поступает на второй вход элемента И 11. На выходе элемента И 11 формируется импульс лог. «1» длительностью, равной периоду тактовых импульсов, немного задержанный относительно фронтов первого и второго тактовых импульсов, поступивших после фронта второго входного импульса. Импульс с выхода элемента И 11 поступает на первый вход элемента ИЛИ 12 и проходит через него на S-вход S-триггера 14, так как на втором входе элемента ИЛИ 12 установлен лог. «0» с выхода переполнения счетчика 16. Уровень лог. «1» на S-входе S-триггера 14 разрешает установку S-триггера 14 в лог. «1». Второй тактовый импульс после фронта второго входного импульса устанавливает S-триггер 14 в лог. «1». Уровень лог. «0» с инверсного выхода S-триггера 14 поступает на второй вход элемента И 15 и проходит через него на вход разрешения счета счетчика 16. Уровень лог. «0» на входе разрешения счета счетчика 16 запрещает счет импульсов в счетчике 16. Второй тактовый импульс после фронта второго входного импульса останавливает в счетчиках 16 счет импульсов. Счетчики 16 в кодировщиках 4, 5, 6, 7 начали счет на тактовом импульсе С0, С1, С2, С3 соответственно, втором после первого входного импульса, и закончили счет также на тактовом импульсе, втором после второго входного импульса, следовательно счетчики 16 произвели счет тактовых импульсов С0, С1, С2, С3 соответственно за период входных импульсов. Уровень лог. «0» с инверсного выхода S-триггера 14 после второго входного импульса поступает на вход разрешения установки S-триггера 13 и запрещает установку S-триггера 13 в лог. «1» следующими входными импульсами, тем самым заканчивая измерение частоты. Новое измерение может быть произведено после установки в исходное состояние триггеров и счетчиков в кодировщиках 4, 5, 6, 7.

Если второй входной импульс не поступил до переполнения счетчика 16 в кодировщиках 4, 5, 6, 7, то при переполнении счетчика 16 на разрядных выходах счетчика 16 устанавливается лог. «1» и на выходе переполнения счетчика 16 формируется импульс лог. «1», который проходит через элемент ИЛИ 12 на S-вход S-триггера 14. Уровень лог. «1» на S-входе S-триггера 14 разрешает следующему тактовому импульсу установить S-триггер 14 в лог. «1». Следующий тактовый импульс устанавливает лог. «0» на инверсном выходе S-триггер 14 и лог. «0» на разрядных выходах счетчика 16. Уровень лог. «0» с инверсного выхода S-триггера 14 поступает через элемент И 15 на вход разрешения счета счетчика 16 и запрещает счет импульсов в счетчике 16. Счетчик 16 останавливается в состоянии лог. «0» на разрядных выходах.

Код на разрядных выходах счетчиков 16 из кодировщиков 4, 5, 6, 7 поступает на первые, вторые, третьи, четвертые входы сумматора 8 соответственно. В сумматоре 8 коды счетчиков 16 суммируются. Суммарный код на выходах сумматора 8 поступает поразрядно через группу третьих вводов ПЛИС 2 на шину числа тактовых импульсов.

Измеренная частота следования входных импульсов в блоке равна обратному значению периода входных импульсов. Период входных импульсов равен числу тактовых импульсов на шине числа тактовых импульсов, умноженному на период эквивалентной тактовой частоты. Эквивалентная тактовая частота равна учетверенной тактовой частоте, поскольку четыре тактовые частоты последовательно сдвинуты на четверть периода. Измеренная частота равна эталонной частоте генератора 1, умноженной на коэффициент умножения частоты в умножителе 3, умноженной на четыре и деленной на число сосчитанных тактовых импульсов.

Погрешность измерения частоты обратно пропорциональна числу сосчитанных тактовых импульсов за интервал времени между двумя входными импульсами. Погрешность уменьшена за счет увеличения эквивалентной тактовой частоты в ПЛИС 2 в умножителе 3. Так, например, тактовая частота 250 МГц (частота 100 МГц, умноженная на коэффициент 5/2 в умножителе 3) позволяет производить суммарный счет 1000 тактовых импульсов на четырех выходах умножителя 3 за интервал времени, равный 10^-6 сек, между двумя входными импульсами. Тактовые импульсы на четырех выходах умножителя 3 последовательно сдвинуты по фазе на 90 градусов (четверть периода). Следовательно, погрешность измерения частоты 10⁶ Гц равна 0,1%. Погрешность измерения частоты, например, 0,1 Гц на семь порядков меньше. В прототипе погрешность измерения частоты обратно пропорциональна числу входных импульсов, время счета которых не должно превышать максимальную величину. Так, например, время счета 100 входных импульсов частоты 0,1 Гц продолжается в течение 1000 сек, которое можно предположить является максимальным. В этом случае точность измерения частоты в прототипе равна 1%. Точность так же равна 1% при измерении частоты 10⁶ Гц, так как счетчик измеряемой частоты настроен в этом случае на 100 входных импульсов для всех измеряемых частот.

Таким образом, достигается заявленный технический результат, а именно: уменьшение погрешности измерения частоты.

Источники информации

1. Патент RU 2054681 C1, МПК G 01 R 21/10, опубликовано 20.02.1996.

Claims (1)

1. Блок измерения частоты следования импульсов, содержащий генератор, счетчик тактовой частоты, первый D-триггер, первый элемент И, входную шину, шину числа тактовых импульсов, причем выход первого D-триггера соединен с первым входом первого элемента И, отличающийся тем, что дополнительно содержит программируемую логическую интегральную схему (ПЛИС), в которой дополнительно спроектированы умножитель тактовой частоты, двоичный сумматор, четыре кодировщика частоты, причем каждый кодировщик частоты содержит счетчик тактовой частоты, первый D-триггер, первый элемент И, дополнительно каждый кодировщик частоты содержит второй D-триггер, первый и второй S-триггеры, элемент ИЛИ, второй элемент И, при этом умножитель тактовой частоты имеет четыре выхода, на которых тактовая частота последовательно сдвинута по фазе на 90 градусов, счетчик тактовой частоты синхронный, многоразрядный, имеет тактовый вход, вход разрешения счета и выход переполнения, первый и второй D-триггеры синхронные, имеют тактовый вход, информационный вход, первый и второй S-триггеры, синхронные, имеют тактовый вход, вход разрешения установки и вход установки в логическую «1», элемент ИЛИ, первый и второй элементы И имеют каждый два входа, при этом входная шина соединена с первым вводом ПЛИС, выход генератора соединен со вторым вводом ПЛИС, шина числа тактовых импульсов соединена поразрядно с группой третьих вводов ПЛИС, первый ввод ПЛИС соединен внутри ПЛИС с первым входом четырех кодировщиков частоты, второй ввод ПЛИС соединен внутри ПЛИС с входом умножителя тактовой частоты, четыре выхода умножителя тактовой частоты соединены последовательно со вторым входом четырех кодировщиков частоты соответственно, группа третьих вводов ПЛИС соединена внутри ПЛИС поразрядно с выходами двоичного сумматора, первые, вторые, третьи и четвертые входы двоичного сумматора соединены поразрядно с выходами первого, второго, третьего и четвертого кодировщиков частоты соответственно, в каждом кодировщике частоты первый вход соединен с информационным входом первого D-триггера, выход первого D-триггера соединен с информационным входом второго D-триггера и с первым входом первого элемента И, инверсный выход второго D-триггера соединен со вторым входом первого элемента И, выход первого элемента И соединен с входом установки в логическую «1» первого S-триггера и с первым входом элемента ИЛИ, выход первого S-триггера соединен с входом разрешения установки второго S-триггера и с первым входом второго элемента И, выход элемента ИЛИ соединен с входом установки в логическую «1» второго S-триггера, инверсный выход второго S-триггера соединен с входом разрешения установки первого S-триггера и со вторым входом второго элемента И, выход второго элемента И соединен с входом разрешения счета счетчика тактовой частоты, выход переполнения счетчика тактовой частоты соединен со вторым входом элемента ИЛИ, в каждом кодировщике частоты выходы соединены поразрядно с разрядными выходами счетчика тактовой частоты, в каждом кодировщике частоты второй вход соединен с тактовым входом первого D-триггера и с тактовым входом второго D-триггера, с тактовым входом первого S-триггера и с тактовым входом второго S-триггера, с тактовым входом счетчика тактовой частоты.

Images