KR100268877B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 TCP(Transformer Coupled Plasma) 소스를 이용한 정전척 장비에서 TCP 소스 파워와 하부 RF(Radio Frequency) 파워를 적절히 조합하여 폴리 실리콘을 에치백함으로써 절연막 식각시 하부의 플러그와 미스얼라인을 방지하도록 한 반도체 소자의 제조방법에 관한 것으로서, 정전척 장비를 이용한 반도체 소자의 제조방법에 있어서, 반도체 기판상에 절연막을 형성하는 단계와, 상기 절연막상에 일정한 간격을 갖는 제 1 전도층 패턴을 형성하는 단계와, 상기 제 1 전도층 패턴을 포함한 반도체 기판의 전면에 제 2 전도층을 형성하는 단계와, 상기 반도체 기판에 TCP 소스 파워 및 하부 RF 파워를 인가시켜 제 2 전도층에 에치백공정을 실시하여 상기 제 1 전도층 패턴의 양측면에 제 2 전도층 측벽을 형성하는 단계와, 그리고 상기 제 1 전도층 패턴 및 제 2 전도층 측벽을 마스크로 이용하여 상기 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 제조방법
본 발명은 반도체 소자의 제조공정에 관한 것으로, 특히 ESC(Electro Static Chuck) 장비에서 TCP(Transformer Coupled Plasma) 소스를 이용하여 폴리 실리콘의 에치백 공정을 실시하는데 적당한 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체장비중 웨이퍼의 홀딩은 메카니컬 클램프(Mechanical Clamp)방식이 주로 이용되어 왔다.
그러나 근래에는 파티클(Particle)과 공정의 단일성(uniformity)이 우수한 ESC(Electro Static Chuck)(이하, "정전척"이라 함)의 사용이 급격히 증가하고 있는 추세이다.
특히, 고밀도 플라즈마 식각 및 증착을 위한 장비로써 정전척의 사용이 일반화되고 있다.
이와 같이 정전척을 사용할 경우에는 웨이퍼의 배면에서 웨이퍼의 냉각을 위하여 헬륨(He)을 흘려주게 된다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래 기술의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 게이트 절연막(12)을 개재하여 일정한 간격을 갖는 게이트 전극(13)을 형성한다.
이어, 상기 게이트 전극(13)을 포함한 반도체 기판(11)의 전면에 제 1 절연막(14)을 증착하고, 사진석판술 및 식각공정을 실시하여 상기 게이트 전극(13) 사이의 반도체 기판(11)의 표면이 노출되도록 제 1 절연막(14)을 선택적으로 제거하여 제 1 콘택홀(15)을 형성한다.
도 1b에 도시한 바와 같이, 상기 제 1 콘택홀(15)을 포함한 반도체 기판(11)의 전면에 제 1 폴리 실리콘층을 증착하고, 전면에 에치백공정을 실시하여 상기 제 1 콘택홀(15)내부에 플러그(16)를 형성한다.
이어, 상기 플러그(16)를 포함한 반도체 기판(11)의 전면에 제 2 절연막(17)을 증착한다.
도 1c에 도시한 바와 같이, 상기 제 2 절연막(17)상에 제 2 폴리 실리콘층을 증착하고, 사진석판술 및 식각공정으로 상기 제 2 폴리 실리콘을 선택적으로 제거하여 일정한 간격을 갖는 제 2 폴리 실리콘 패턴(18)을 형성한다.
이어, 상기 제 2 폴리 실리콘 패턴(18)을 포함한 반도체 기판(11)의 전면에 제 3 폴리 실리콘층을 증착하고, 전면에 에치백공정을 실시하여 상기 제 2 폴리 실리콘 패턴(18)의 양측면에 제 3 폴리 실리콘 측벽(19)을 형성한다.
여기서 상기 제 3 폴리 실리콘 측벽(19)의 형성방법을 상세히 설명하면, ECR(Electron Cyclotron Resonance) 소스를 이용한 정전척 장비에서 챔버(Chamber)내의 상부, 중간부, 하부 부근에 마그네트(Magnet)를 사용하여 반응 챔버 상부에서 마이크로 웨이브 파워(Power)를 인가시켜 ECR 소스를 발생시키고, 적절한 하부(Bottom) RF 파워를 인가하여 저압에서 염소(Chlorine) 가스를 사용하여 제 3 폴리 실리콘의 에치백 공정을 행한다.
즉, ECR 소스의 장비 내부에 염소 가스를 주입시키고, 압력을 약 6mT로 맞춘 다음 마이크로 웨이브 파워를 도파관을 통하여 인가시키면, 챔버내의 상부, 중간부, 하부에 위치한 코일(Coil)에 의해서 ECR 플라즈마가 유도되고, 하부 RF 파워를 인가시키면 염소 레디칼(Radical)이 웨이퍼 표면과 반응하여 제 3 폴리 실리콘의 에치백 공정이 행해진다.
이때 ECR 소스는 식각속도가 빨라 제 3 폴리 실리콘 측벽(19)의 각도가 완만해진다.
따라서 상기 제 3 폴리 실리콘 측벽(19)의 각도가 완만하게 됨으로써 마스킹하고자 하는 영역을 마스킹하지 못하기 때문에 이후 플러그(16)와 미스얼라인이 발생하여 게이트 전극(13)의 숏트가 발생할 수 있다.
도 1d에 도시한 바와 같이, 상기 제 2 폴리 실리콘 패턴(18)과 제 3 폴리 실리콘 측벽(19)을 마스크로 이용하여 상기 플러그(16)의 표면이 소정부분 노출되도록 상기 제 2 절연막(17)을 선택적으로 제거하여 제 2 콘택홀(20)을 형성한다.
그러나 상기와 같은 종래 기술의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
즉, ECR 소스를 이용한 폴리 실리콘의 에치백 공정은 에칭 속도가 빨라서 에칭되는 측벽 각도가 완만해져 CD(Critical Dimension)가 커지기 때문에 다음 공정인 절연막 식각시 하부의 플러그와 미스얼라인(Misalign)이 발생하여 게이트 전극과 숏트(Short)를 유발한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 TCP 소스를 이용한 정전척 장비에서 TCP 소스 파워와 하부 RF 파워를 적절히 조합하여 폴리 실리콘을 에치백함으로써 절연막 식각시 하부의 플러그와 미스얼라인을 방지하도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술의 반도체 소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22 : 게이트 절연막
23 : 게이트 전극 24 : 제 1 절연막
25 : 제 1 콘택홀 26 : 플러그
27 : 제 2 절연막 28 : 제 2 폴리 실리콘 패턴
29 : 제 3 폴리 실리콘 측벽 30 : 제 2 콘택홀
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 정전척 장비를 이용한 반도체 소자의 제조방법에 있어서, 반도체 기판상에 절연막을 형성하는 단계와, 상기 절연막상에 일정한 간격을 갖는 제 1 전도층 패턴을 형성하는 단계와, 상기 제 1 전도층 패턴을 포함한 반도체 기판의 전면에 제 2 전도층을 형성하는 단계와, 상기 반도체 기판에 TCP 소스 파워 및 하부 RF 파워를 인가시켜 제 2 전도층에 에치백공정을 실시하여 상기 제 1 전도층 패턴의 양측면에 제 2 전도층 측벽을 형성하는 단계와, 그리고 상기 제 1 전도층 패턴 및 제 2 전도층 측벽을 마스크로 이용하여 상기 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(21)상에 게이트 절연막(22)을 개재하여 일정한 간격을 갖는 게이트 전극(23)을 형성한다.
이어, 상기 게이트 전극(23)을 포함한 반도체 기판(21)의 전면에 제 1 절연막(24)을 증착하고, 사진석판술 및 식각공정을 실시하여 상기 게이트 전극(23) 사이의 반도체 기판(21)의 표면이 노출되도록 제 1 절연막(24)을 선택적으로 제거하여 제 1 콘택홀(25)을 형성한다.
도 2b에 도시한 바와 같이, 상기 제 1 콘택홀(25)을 포함한 반도체 기판(21)의 전면에 제 1 폴리 실리콘층을 증착하고, 전면에 에치백공정을 실시하여 상기 제 1 콘택홀(25)내부에 플러그(26)를 형성한다.
이어, 상기 플러그(26)를 포함한 반도체 기판(21)의 전면에 제 2 절연막(27)을 증착한다.
도 2c에 도시한 바와 같이, 상기 제 2 절연막(27)상에 제 2 폴리 실리콘층을 증착하고, 사진석판술 및 식각공정으로 상기 제 2 폴리 실리콘을 선택적으로 제거하여 일정한 간격을 갖는 제 2 폴리 실리콘 패턴(28)을 형성한다.
이어, 상기 제 2 폴리 실리콘 패턴(28)을 포함한 반도체 기판(21)의 전면에 제 3 폴리 실리콘층을 증착하고, 전면에 에치백공정을 실시하여 상기 제 2 폴리 실리콘 패턴(28)의 양측면에 제 3 폴리 실리콘 측벽(29)을 형성한다.
여기서 상기 제 3 폴리 실리콘 측벽(29)의 형성공정을 상세히 설명하면, 본 발명은 TCP 소스를 유도하기 위하여 챔버 업퍼(Upper)부에 4튜너 코일을 사용하였으며, 정전척을 이용하여 제 3 폴리 실리콘이 형성된 반도체 기판(21)을 안착시킨 다음, 가스 인젝션부에서 염소가스를 주입하고, 터버 펌프(Turbo Pump)를 이용하여 챔버내의 압력을 저압으로 유지한 상태에서 RF 매처(Matcher)를 이용하여 TCP 소스 파워 및 하부 RF 파워를 인가시켜 반도체 기판(21)상의 제 3 폴리 실리콘을 에치백한다.
즉, 반응 챔버에서 정전척을 이용하여 제 3 폴리 실리콘이 형성된 반도체 기판(21)을 안착시킨 다음, 가스 인젝션부에서 염소가스를 110sccm 근방으로 인젝션시킨 다음, 상온(20℃)에서 TCP 소스 파워를 약 250W, 하부 RF 파워를 약 100W로 인가시키고, 약 5mT의 압력을 유지한 상태에서 폴리 실리콘을 상온(20℃)에서 식각하여 3%이내의 식각 균일도를 갖도록 제 3 폴리 실리콘에 에치백 공정을 진행한다.
이때 본 발명의 TCP 소스는 식각속도가 종래의 ECR 소스보다 느려 제 3 폴리 실리콘 측벽(29)의 각도가 수직한 형태를 갖는다.
따라서 상기와 같이 제 3 폴리 실리콘 측벽(29)이 수직한 형태를 갖음으로써 충분한 마스킹 역할을 하기 때문에 플러그(26)와의 미스얼라인에 의한 게이트 전극(23)의 숏트를 방지할 수가 있다.
도 2d에 도시한 바와 같이, 상기 제 2 폴리 실리콘 패턴(28)과 제 3 폴리 실리콘 측벽(29)을 마스크로 이용하여 상기 플러그(26)의 표면이 소정부분 노출되도록 상기 제 2 절연막(27)을 선택적으로 제거하여 제 2 콘택홀(30)을 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법에 있어서 ECR 플라즈마 방식보다 에칭 비가 느려서 식각되는 측벽 폴리 실리콘의 각도가 ECR 플라즈마 장비에서의 진행각도보다 수직(Vertical)하여 절연막 식각시 마스킹 역할을 충분히 수행하여 절연막 하부의 플러그와 미스얼라인을 방지할 수 있고, CD 균일도 측면에서도 ECR 방식의 진행 웨이퍼보다 우수하여 안정적인 양산관리에 용이하다는 효과가 있다.

Claims (4)

  1. 정전척 장비를 이용한 반도체 소자의 제조방법에 있어서,
    반도체 기판상에 절연막을 형성하는 단계;
    상기 절연막상에 일정한 간격을 갖는 제 1 전도층 패턴을 형성하는 단계;
    상기 제 1 전도층 패턴을 포함한 반도체 기판의 전면에 제 2 전도층을 형성하는 단계;
    상기 반도체 기판에 TCP 소스 파워 및 하부 RF 파워를 인가시켜 제 2 전도층에 에치백공정을 실시하여 상기 제 1 전도층 패턴의 양측면에 제 2 전도층 측벽을 형성하는 단계;
    상기 제 1 전도층 패턴 및 제 2 전도층 측벽을 마스크로 이용하여 상기 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제 2 전도층의 에치백 공정은 TCP 소스 파워를 약 250W를 사용하고, 상기 하부 RF 파워를 약 100W를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제 2 전도층의 에치백 공정은 TCP 소스를 이용하여 약 5mT의 압력에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제 2 전도층의 에치백 공정은 상온(20℃)에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
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