KR100399011B1 - 반도체장치 제조방법 및 장치 - Google Patents
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Abstract
스위치박스(7)가 절환되어(7a) 상부전극(3)에 고주파전력이 인가된 후에, 제2층간막(104)이 플루오르카본을 포함하는 에칭가스에 의해 에칭된다. 다음에, 스위치박스(7)가 절환되어(7b) 저전력이 하부전극/웨이퍼홀더(4)에만 인가되어 플르오르카본가스만을 사용하여 플라즈마(P)를 발생시킨다. 발생된 플라즈마(P)는 제1층간막(103)을 에칭하고, 플루오르카본으로부터 해리된 플루오린라디칼들은 경화레지스트표면층(301)을 제거한다. 이는, 입사이온들의 에너지가 낮기 때문에, 기초(102)에 손상을 주지 않고 에칭할 수 있다.
Description
본 발명은 반도체장치 제조방법에 관한 것으로서, 보다 상세하게는, 레지스트표면상의 경화층을 제거하여 기초층에 대한 손상을 감소시키는 반도체장치 제조방법에 관한 것이다.
반도체장치가 고집적화되어 보다 높은 성능을 가지게 됨에 따라, 다양한 재료들을 미세하게 처리하기 위한 드라이에칭기술도 더욱 향상될 것이 요구된다. 반도체제조산업은 ASIC(Application Specified IC)등의 다양한 종류로 소량 생산하는 것이 요구되었다. 이러한 상황에서, 단일웨이퍼 드라이에칭장치가 배치(batch)로드 드라이에칭장치를 대신하여 주류가 되어 왔다. 그러나, 단일웨이퍼 드라이에칭장치는, 배치로드 드라이에칭장치와 동일한 생산성을 실현하기 위해서, 웨이퍼당 에칭속도를 향상시킬 것이 요구된다. 에칭속도의 향상을 위해서, 단일웨이퍼 드라이에칭장치는 반응종들(reactive species)의 입사에너지를 높인 상태에서 에칭을 수행한다.
반응종들의 입사에너지가 높아짐에 따라, 레지스트의 표면이 고에너지의 이온 또는 전자에 노출된다. 그 결과, 레지스트의 표면이 경화되어, 경화표면층이 나타난다. 경화표면층을 갖는 이러한 레지스트는 후속단계에서 불완전하게 애싱(ashing)될 수 있다. 또는, 경화표면층이 스캐터링되어 파티클을 형성할 수 있다. 이것들은 반도체장치의 생산성을 악화시킨다.
또한, 고에너지의 이온이 기초층으로 주입되기 때문에, 기초층이 손상을 입게되고, 따라서, 기초층표면상에 손상층이 나타날 수 있다. 이 손상층은 반도체장치의 디바이스특성을 열화시킬 수도 있다.
고에너지의 활성종으로 에칭할 때의 문제점을 도 6a 내지 도 6c를 참조하여 설명한다. 도 6a에 도시된 바와 같이, 처리되는 반도체웨이퍼는 플러그(602)(기초)가 형성되는 기초층(601), 기초층상에 형성된 층간막(603), 그리고 층간막(603)상에 에치마스크로서 형성되는 레지스트(604)를 갖는다.
레지스트(604)의 표면은 이 공정동안 고에너지의 이온 또는 전자에 노출된다. 그 결과, 레지스트(604)의 표면은 경화되고, 따라서, 도 6b에 도시된 바와 같이, 경화레지스트표면층(605)이 형성된다. 고에너지의 이온이 플러그(602)로 주입되는 경우, 플러그(602)의 표면은 이온주입에 의해 손상을 입게 되고, 따라서, 도6b에 도시된 바와 같이 손상층(606)이 형성된다.
이렇게 형성된 경화레지스트표면층(605) 및 손상층(606)은, 도 6c에 도시된 바와 같이, 애싱후에 남게된다. 이러한 잔여물은 반도체장치의 성능을 열화시키기 때문에 제거되어야 한다.
경화레지스트표면층(605) 및 손상층(606)은 각각을 위해 마련된 제거단계들에서 제거될 수 있다. 그러나, 이러한 부가단계들은 생산성의 열화 또는 비용증가를 야기할 수 있다. 일본공개특허공보 평6-177092호 공보에는 증가된 수의 단계들에 의한 생산성열화 또는 비용증가 없이 경화레지스트표면층(605) 또는 손상층(606)을 제거하는 방법이 개시되어 있다. 개시된 방법은 제거를 위해 O2(산소)를 포함하는 플라즈마발생가스를 사용한다.
이 방법에 있어서, ECR(Electron cyclotron Resonance)플라즈마 에칭장치는 플루오르카본을 포함하는 에칭가스를 사용하여 실리콘화합물층을 에칭하고, 에칭 후에 O2를 도입하여, ECR플라즈마를 발생한다. 경화레지스트표면층 및 손상층은, 플라즈마의 발생시에 나타나는 산소(0)라디칼이나, 잔류가스와 O2의 반응에 의해 발생되는 플루오르(F)라디칼에 의해서 제거된다. 에칭중에는 RF(Radio Frequency)바이어스가 경화레지스트표면층과 손상층에 인가되고, 에칭후에, RF바이어스는 중단되어, 경화레지스트표면층과 손상층이 제거된다. 즉, RF바이어스는 중단되어 이온등의 활성종의 에너지를 저하시킨다. 그 결과, 실리콘화합물층을 과도하게 에칭하지 않고 경화레지스트표면층과 손상층은 제거된다.
그러나, 이 방법은, 기판마다의 모든 처리에서 애싱을 수행하는 ECR플라즈마에칭장치 등에는 적용될 수 있지만, 실리콘(Si)으로 만들어진 상부전극들을 갖는 평행평판 플라즈마에칭장치에는 적합하지 않다.
도 7은 평행평판플라즈마에칭장치(701)를 나타낸다. 이 에칭장치(701)는 상부전극(703)과 하부전극/웨이퍼홀더(704)로 구성된 한 쌍의 평행평판전극들을 갖는 에칭챔버(702)를 구비한다. 정전흡착스테이지(705)에 의해, 처리될 웨이퍼(W)가 하부전극/웨이퍼홀더(704)에 흡착된다. 고주파전력이 고주파전원(706)(상부전극용)과 고주파전원(707)(하부전극용)으로부터 각각 상부전극(703)과 하부전극/웨이퍼홀더(704)에 공급된다. 이 전력공급은 에칭을 위한 고밀도플라즈마(P)를 발생한다.
실리콘산화(SiOX)막이 상술한 평행평판플라즈마에칭장치(701)에서 플루오르카본에 의해 에칭되는 경우, 고밀도플라즈마가 플루오르카본의 해리를 촉진시켜, 종종 대량의 F라디칼막들이 발생되게 한다. 과도하게 발생된 F라디칼들은, SiOX막 이외의 Si화합물 또는 레지스트에 대한 SiOX막의 선택비를 저하시킨다. 이는 미세한 에칭에 바람직하지 않다. 과도하게 발생된 F라디칼들을 감소시키기 위해서, 상부전극(703)은 Si로 만들어지고, 이는 F라디칼에 대한 높은 반응성을 갖는다. 즉, 과도하게 발생된 F라디칼은 상부전극의 Si에 의해 결합되어 F라디칼들이 감소되게 한다.
상술한 바와 같이, 고주파전력이 상부전극(703)에 인가된다. 상부전극(703)이 Si로 만들어지는 경우, 활성에칭종들이 상부전극(703)과 충돌하고, 따라서, 상부전극(703)이 스퍼터링(sputtering)된다. 그 결과, Si원자들이 종종 상부전극(703)으로부터 레지스트표면쪽으로 튀어나온다. 레지스트표면에 증착된 Si원자들은 경화레지스트표면층을 형성할 것이다.
ECR플라즈마에칭장치의 경우에 있어서도, Si원자들에 의해 형성된 경화레지스트표면층은, SiOX막 에칭후 상부전극(703)과 하부전극/웨이퍼홀더(704)로 전원공급을 중단하고 도입된 O2에 의해 생성되는 ECR플라즈마에 의해 제거될 수 있다. 그러나, 경화레지스트표면층이 Si화합물로 만들어지기 때문에, Si화합물을 제거하기 위해서는 O라디칼이 풍부하거나 F라디칼이 풍부한 플라즈마로 장시간처리 되어야 한다. 또한, 플라즈마노출시간을 연장하면 SiOX막을 등방성에칭하게 된다. 그 결과, SiOX막의 에칭형상이 열화되고, 에칭시에 기초층이 손상된다.
Si상부전극을 채용한 상술한 평행평판에칭장치의 경우뿐 아니라 그 이외의 경우에도, 층간에칭단계 후의 경화레지스트표면층 및 손상층을 제거하는 추가의 공정들에 의해 바람직하지 않은 영향을 받는다. 즉, 추가의 공정은 생산성을 악화시키고 설비비용을 증가시킨다, 또한, 층간막 또는 기초막이 바람직하지 않게 에칭될 수 있다.
본 발명은 상술한 문제점들을 고려하여 만들어진 것으로, 본 발명의 목적은 생산성의 악화, 설비비용의 증가, 그리고 기초층의 손상을 야기함 없이 경화레지스트표면층을 제거하는 반도체장치 제조방법 및 장치를 제공하는 것에 있다.
도 1은 본 발명의 제1실시예에 따른 평행평판에칭장치의 구조를 나타내는 도면,
도 2는 본 발명의 실시예들에 따라 완성된 반도체장치를 나타내는 상면도,
도 3a 내지 도 3d는 본 발명의 제1실시예에 따라 도 2에 도시된 반도체장치의 제조단계들을 설명하기 위한 도면들,
도 4는 본 발명의 제1실시예에 따른 반도체장치의 제조단계들을 설명하기 위한 도면,
도 5는 본 발명의 제2실시예에 따른 평행평판에칭장치의 구조를 나타내는 도면,
도 6a 내지 도 6c는 반도체장치의 종래 제조단계들을 설명하기 위한 단면도들, 및
도 7은 종래의 평행평판에칭장치의 구조를 나타내는 도면.
※도면의 주요부분에 대한 부호의 설명
1 : 평행평판에칭장치 2 : 에칭챔버
3 : 상부전극 4 : 하부전극/웨이퍼홀더
5 : 정전흡착스테이지 6 : 상부전극용 고주파전원
7 : 스위치박스 8 : 하부전극용 고주파전원
9 : DC전원 10 : 냉매경로
51 : 에칭장비 52 : 코일형전극
101 : 기초층 102 : 플러그
103 : 제1층간막 104 : 제2층간막
105 : 반사방지막 106 : 레지스트
301 : 경화레지스트표면층
전술의 목적을 달성하기 위해서, 본 발명에 따른 반도체장치 제조방법은,
레지스트(106)패턴이 형성된 처리대상(W)을 준비하는 단계,
상기 레지스트(106)패턴으로 상기 대상을 마스킹하고, 제1에칭가스에 실리콘을 포함하는 전극을 통해 고주파전력을 인가하여 상기 대상을 제1에칭하고, 상기 전극으로부터 스퍼터링되어 방출된 실리콘으로써 상기 경화층을 형성하는 단계, 및
상기 제1에칭가스대신 제2에칭가스를 사용하여 상기 대상(W)을 제2에칭하고, 동시에 제1에칭단계동안 레지스트(106)의 표면상에 형성된 경화층(301)을 제거하는 단계를 포함한다.
본 발명의 상술한 및 다른 목적들 및 이점들은 첨부한 도면을 참조한 다음의 상세한 설명으로부터 분명해질 것이다.
제1실시예
도 1 내지 도 4를 참조하여 본 발명의 제1실시예를 설명한다. 도 1은 제1실시예에 따른 평행평판에칭장치를 나타내는 도면이다. 도 2는 본 발명에 따라 완성된 반도체장치를 나타내는 상면도이다. 도 3a 내지 도 3d는 반도체장치의 제조단계들을 설명하기 위한 도 2의 X-X'선을 따른 단면도들이다. 도 4는 제1실시예에 따른 반도체장치의 제조단계들을 설명하기 위한 도면이다.
도 1에 도시된 바와 같이, 본 발명의 실시예들에 따른 평행평판에칭장치(1)는, 상부전극(3)과 하부전극/웨이퍼홀더(4)를 갖는 한 쌍의 평행평판전극들을 수용하는 에칭챔버(2)를 구비한다. 웨이퍼(W)가 하부전극/웨이퍼홀더(4)상의 정전흡착스테이지(5)에 흡착되고, 따라서, 하부전극/웨이퍼홀더(4)는 웨이퍼(W)를 실질적으로 잡고 있다. Si로 만들어진 상부전극(3)은 고주파(예컨대, 2MHz)전력을 공급하는 고주파전원(6)(상부전극용)과 스위치박스(7)에 연결된다. 스위치박스(7)는 스위치들(7a 및 7b)을 포함한다. 스위치(7a)는 상부전극(3)을 고주파전원(6)에/으로부터 연결/분리시킨다. 스위치(7b)는 상부전극(3)을 접지와/로부터 연결/분리시킨다. 하부전극/웨이퍼홀더(4)는, 고주파(예컨대, 800KHz)전력을 공급하는 고주파전원(8)(하부전극용)과 하부전극/웨이퍼홀더(4)에 고전압을 인가하는 DC전원(9)에 연결된다. 냉매경로(10)가 하부전극/웨이퍼홀더(4)에 매립된다. 냉매는 웨이퍼(W)의 온도를 제어하도록 냉매경로(10)내를 순환한다.
본 실시예에 따른 에칭장치(1)는 제어기(미도시)를 포함한다. 이 제어기는 전원, 스위치박스(7)의 스위칭, 웨이퍼(W)의 온도 등을 제어한다.
이 실시예에 사용되는 웨이퍼(W)의 구조를 도 2 및 도 3a 내지 도 3d를 참조하여 설명한다. 플러그들(102)이 형성되는 기초층(101)이 기판상에 형성된다. 제1층간막(103)(p-SiON막)이 기초층(101)상에 형성된다. 제2층간막(104)(p-SiO2막)이 제1층간막(103)상에 형성된다. 유기반사방지막(105)이 제2층간막(104)상에 형성되고, 레지스트(106)(마스크임)가 반사방지막(105)상에 형성된다. 반사방지막(105)은 리소그래피단계동안 레지스트(106)를 현상하기 위한 광이 제2층간막(104)의 표면으로부터 반사되는 것을 방지한다. 리소그래피기술에 의해 개구들(201)이 레지스트(106)내에 형성된다.
도 1에 도시된 평행평판에칭장치(1)로 (도 3a에 도시된)웨이퍼(W)를 에칭하는 단계를 도 3a, 3b 및 도 4를 참조하여 설명한다.
벤틸레이터(ventilator)(미도시)가 에칭챔버(2)를 진공상태로 만들고, 웨이퍼(W)는 정전흡착스테이지(5)상에 배치된다.
다음에, 반사방지막을 에칭하는 단계가 수행된다(도 4 참조). 혼합비가 4:550:13:40(sccm)인 C4F8(perfluorocyclobutane), Ar(argon), O2(oxygen), 및 CO(carbon oxide)의 혼합가스가 에칭챔버(2)로 공급된다. 압력제어기(미도시)는 에칭챔버(2)내의 압력을 4.7Pa로 유지한다.
에칭챔버(2)내의 압력이 4.7Pa에 도달하여 안정화될 때, 제어기는 스위치박스(7)를 제어하여 스위치(7a)는 턴온(연결)시키고 스위치(7b)는 턴오프(분리)시킨다. 전원(6)은 상부전극(3)에 1,600W의 전력을 공급하고 다른 전원(8)은 하부전극/웨이퍼홀더(4)에 100W의 전력을 공급하여, 에칭챔버(2)내에서 플라즈마(P)가 발생된다(도 1 참조). 발생된 플라즈마(P)는 반사방지막(105)을 에칭한다.
하부전극/웨이퍼홀더(4)에 공급되는 전력이 상부전극(3)에 공급되는 전력보다 낮기 때문에, 웨이퍼(W) 표면상의 입사이온의 에너지는 낮다. 따라서, 레지스트(106)의 형상이 변하지 않으면서 반사방지막(105)이 선택적으로 에칭된다.
반사방지막(105)이 에칭된 후에, 상부전극(3) 및 하부전극/웨이퍼홀더(4)에 공급되는 전력이 차단된다. 또한 에칭가스공급도 차단된다. 다음에, 벤틸레이터(미도시)가 에칭챔버(2)내의 에칭가스를 빼내고, 반사방지막 에칭단계가 완료된다.
다음에, 제2층간막을 에칭하는 단계가 시작된다(도 4 참조). 혼합비가 18:450:13:40(sccm)인 C4F8, Ar, O2, 및 CO의 다른 혼합가스가 에칭챔버(2)로 공급된다. 압력제어기(미도시)는 에칭챔버(2)내의 압력을 4.7Pa로 유지한다.
스위치박스(7)가 변하지 않은 상태(스위치(7a)는 연결, 스위치(7b)는 분리)에서, 전원(6)은 상부전극(3)에 1,600W의 전력을 공급하고 다른 전원(8)은 하부전극/웨이퍼홀더(4)에 1,400W의 전력을 공급한다. 공급된 전력은 제2층간막(104)을 에칭하는 플라즈마(P)를 발생시킨다.
반사방지막(105)과 제2층간막(104)을 에칭하는 단계들 동안, 상부전극(3)은 고주파전력이 상부전극(3)에 인가될 때의 활성종에칭에 의해 스퍼터링된다. 그 결과, Si로 만들어진 상부전극(3)은 Si원자들을 방출시킨다. 방출된 Si원자들은 레지스트(106)의 표면상에 증착된다. 증착된 Si원자들은 레지스트(106)의 표면을 경화시켜, 경화레지스트표면층(301)이 도 3b에 도시된 바와 같이 형성된다.
다음에, 제1층간막(103)을 에칭하는 다른 단계가 시작된다(도 4 참조). 상부전극(3)과 하부전극/웨이퍼홀더(4)에 공급되는 전력과, 에칭가스의 공급이 차단된다. 다음에, 벤틸레이터(미도시)가 에칭챔버(2)내의 에칭가스를 빼낸다.
다음에, 다른 에칭가스(CF4:60sccm)가 에칭챔버(2)로 공급되고, 압력제어기(미도시)가 에칭챔버(2)내의 압력을 5.3Pa로 유지한다.
제어기는 스위치박스(7)를 제어하여 스위치(7a)는 턴오프(분리)시키고 스위치(7b)는 턴온(연결)시킨다. 전원(8)은 제2층간막(104)을 에칭하기 위한 전력보다 낮은 200W의 전력을 하부전극/웨이퍼홀더(4)로 공급한다. 이 전력공급은 제1층간막(103)을 에칭하는 에칭챔버(2)내의 플라즈마(P)를 발생시킨다.
플라즈마(P)에서, 에칭가스(CF4)는 해리되고 F라디칼들이 발생된다. 발생된 F라디칼들과 경화레지스트표면층(301)의 Si가 서로 결합된다. 그 결과, 경화레지스트표면층(301)이 제거된다.
따라서, 에칭챔버(2)내에서 발생된 플라즈마(P)는 제1층간막(103)을 에칭하고, 플라즈마(P)내의 F라디칼들은 경화레지스트표면층(301)을 제거한다.
비교적 낮은 전력이 하부전극/웨이퍼홀더(4)로 공급되기 때문에, 웨이퍼(W)의 표면상에 입사하는 이온들의 에너지는 낮다. 이는 제1층간막(103)의 등방성에칭을 방지한다. 따라서, 플러그들(102)은 제1층간막(103)이 에칭된 후에 노출되는 경우에도 손상을 입지 않을 것이다.
또한, 고주파전력이 더 이상 상부전극(3)으로 공급되지 않기 때문에, 반사방지막(105) 및 제2층간막(104)을 에칭하는 단계들 동안과 비교하여, 스퍼터링에 의해 야기되는 상부전극(3)으로부터의 Si원자들의 발산가능성이 적다. Si원자들의 감소는 Si화합물의 경화물질이 레지스트(106)의 표면상에 형성되는 것을 방지한다.
최종적으로, 도 3에 도시된 상태의 웨이퍼(W)가 마이크로파방전 플라즈마애싱장치의 애싱챔버로 로딩된다. O2를 포함하는 처리가스가 애싱챔버로 공급되어 레지스트(106)와 반사방지막(105)을 애싱하는 O2플라즈마를 발생시킨다. 그 결과, 레지스트(106) 및 반사방지막(105)은 도 3d에 도시된 바와 같이 제거되고 배선홈(203)이 형성된다.
상술한 제1실시예에 따르면, 플루오르카본 에칭가스를 공급하며, 상부전극(3)을 접지시키고, 하부전극/웨이퍼홀더(4)에만 저전력을 공급함으로써 제1층간막(103)이 에칭되면서, 경화레지스트표면층(301)을 제거할 수 있다.
제2실시예
도 4 및 도 5를 참조하여 본 발명의 제2실시예를 설명한다. 도 5는 제2실시예에 따른 평행평판에칭장치(51)를 나타내는 도면이다. 도 1에 사용된 것과 유사하거나 동일한 참조부호들은 도 5에서도 사용되어 대응하거나 동일한 구성요소들을 나타낸다.
도 5에 도시된 에칭장치(51)에서는, 고주파전력이 하부전극/웨이퍼홀더(4)와 상부전극(3)위의 코일형전극(52)에 공급되어, 웨이퍼(W)를 에칭하기 위한 에칭챔버(2)내에 고밀도플라즈마(P)를 발생시킨다. 고주파전원(53)(코일형전극용)은 고주파전력(예컨대, 2MHz)을 코일형전극(52)에 공급하고, 다른 고주파전원(8)(하부전극/웨이퍼홀더용)은 고주파전력(예컨대, 800KHz)을 하부전극/웨이퍼홀더(4)에 공급한다. Si로 만들어진 상부전극(3)은 접지된다. 하부전극/웨이퍼홀더(4)상의 정전흡착스테이지(5)는 웨이퍼(W)를 흡착하고, 따라서, 하부전극/웨이퍼홀더(4)는 그 위에 웨이퍼(W)를 실질적으로 유지한다.
도 3a에 도시된 상태의 웨이퍼(W)를 도 5에 도시된 에칭장치(51)에 의해 에칭하는 단계를 설명한다. 먼저, 벤틸레이터(미도시)가 에칭챔버(2)를 진공상태로만들고, 웨이퍼(W)가 정전흡착스테이지(5)상에 배치된다.
가스공급기(미도시)가 혼합비가 4:550:13:40(sccm)인 C4F8, Ar, O2, 및 CO의 혼합가스를 에칭챔버(2)로 공급된다. 압력제어기(미도시)는 에칭챔버(2)내의 압력을 4.7Pa로 유지한다. 에칭챔버(2)내의 압력이 4.7Pa에 도달하여 안정화되면, 전원(53)은 코일형전극(52)에 1,600W의 전력을 공급하고 다른 전원(8)은 하부전극/웨이퍼홀더(4)에 100W의 전력을 공급하여, 에칭챔버(2)내에 플라즈마(P)가 발생된다. 발생된 플라즈마(P)는 반사방지막(105)을 에칭한다.
하부전극/웨이퍼홀더(4)에 공급된 전력(100W)이 코일형전극(52)에 공급되는 전력보다 낮기 때문에, 웨이퍼(W) 표면상의 입사이온들의 에너지는 낮다. 따라서, 레지스트(106)의 형상이 변하지 않으면서 반사방지막(105)이 선택적으로 에칭된다.
반사방지막(105)이 에칭된 후에, 코일형전극(52) 및 하부전극/웨이퍼홀더(4)에 공급되는 전력이 차단된다. 또한, 에칭챔버(2)로의 에칭가스공급도 차단된다. 벤틸레이터(미도시)가 에칭챔버(2)내의 에칭가스를 빼낸다. 혼합비가 18:450:13:40(sccm)인 C4F8, Ar, O2, 및 CO로 된 다른 혼합가스가 에칭챔버(2)로 공급되고, 에칭챔버(2)내의 압력은 4.7Pa로 유지된다.
다음에, 전원(53)은 코일형전극(52)에 1,600W의 전력을 공급하고 다른 전원(8)은 하부전극/웨이퍼홀더(4)에 1,400W의 전력을 공급하여, 제2층간막(104)을 에칭하는 플라즈마(P)를 발생시킨다.
도 5에 도시된 에칭장치(51)에서 에칭이 수행되는 동안, 코일형전극(52)에공급된 고주파전력은 플라즈마(P)와 상부전극(3)간에 전위차를 발생시킨다. 따라서, 접지된 상부전극(3)은 플라즈마(P)내의 활성종에 의해 스퍼터링된다. 그 결과, 상부전극(3)은 Si원자들을 방출하고, 이 원자들은 레지스트(106)의 표면상에 증착된다. 증착된 Si원자들은 도 3b에 도시된 바와 같이 경화레지스트표면층(301)을 형성한다.
제2층간막(104)이 에칭된 후에, 코일형전극(52)에 공급되는 전력과 에칭가스의 공급이 차단되고, 잔여가스가 빼내어진다. 다음에, 다른 에칭가스(CF4:60sccm)가 에칭챔버(2)로 공급되고, 에칭챔버(2)내의 압력이 5.3Pa로 유지된다. 제2층간막(104)을 에칭하기 위한 전력보다 낮은 200W의 전력이 하부전극/웨이퍼홀더(4)에 공급된다. 따라서, 에칭챔버(2)내에 플라즈마(P)가 발생되어 제1층간막(103)을 에칭한다.
발생된 플라즈마(P)는 에칭가스(CF4)를 해리하고 F라디칼들이 발생된다. 발생된 F라디칼들과 경화레지스트표면층(301)의 Si가 서로 결합된다. 그 결과, 경화레지스트표면층(301)이 제거된다.
따라서, 도 3c에 도시된 바와 같이 제1층간막(103)이 에칭됨과 동시에 경화레지스트표면층(301)이 제거될 수 있다. 또한, 비교적 낮은 전력이 하부전극/웨이퍼홀더(4)에 공급되기 때문에, 웨이퍼(W)의 표면상의 입사이온들의 에너지는 낮다. 이는 제1층간막(103)상의 등방성에칭을 방지한다. 또한, 플러그들(102)은 제1층간막(103)이 에칭된 후에 노출되는 경우에도 플러그(102)는 손상을 입지 않는다.
고주파전력이 코일형전극(52)에 공급되지 않기 때문에, 플라즈마(P)와 상부전극(3)간에 발생된 전위차는 작다. 따라서, 상부전극(3)의 Si의 스퍼터링은 낮은 수준으로 제어된다. 이는 경화층이 레지스트(106)의 표면상에 형성되는 것을 방지한다.
최종적으로, 레지스트(106)와 반사방지막(105)은 O2를 포함하는 처리가스가 공급되는 마이크로파방전 플라즈마애싱장치의 애싱챔버에서 발생되는 O2플라즈마에 의해 애싱된다. 그 결과, 레지스트(106) 및 반사방지막(105)은 제거되고 배선홈(203)이 형성된다.
상술한 제2실시예에 따르면, 고주파전력이 상부전극(3)에 직접 공급되지 않을 때 플라즈마(P)내의 활성종들이 상부전극(3)의 Si를 스퍼터링하지 않는 경우에도, 제1층간막(103)의 에칭과 경화레지스트표면층(301)의 제거의 동시공정이 수행될 수 있다. 이러한 특징은, 제2층간막(104)이 에칭된 후 에칭챔버(2)에 플루오르카본가스를 공급하고 하부전극/웨이퍼홀더(4)에만 저전력을 공급함으로써 실현될 수 있다. 또한, 이는 제1층간막(103)의 에칭단계시에 Si화합물이 레지스트(106)의 표면에 생성되는 것을 방지한다. 또한, 플러그들(102)의 손상이 감소된다.
상술한 실시예들에서, 배선홈을 형성하는 공정을 설명하였지만, 본 발명은 레지스트를 에칭마스크로 사용하여 절연막을 에칭하는 경우, 예컨대, 홀(콘택홀, 비아콘택) 또는 하드마스크에칭에도 적용될 수 있다. 또한, 본 발명은 절연막에칭시에 플라즈마에 기초(확산층, 배선, 플러그등)가 직접 노출되는 것으로부터 보호하는 데 효과적이다.
상기 실시예들에 있어서, 한 대의 에칭장치가 반사방지막(105)을 에칭하는 것에서부터 경화레지스트표면층(301)을 제거하면서 제1층간막(103)을 에칭하는 것에까지 모든 공정을 수행하고 있지만, 각 층마다 복수개의 에칭장치를 마련하여 에칭과 제거를 수행할 수 있다. 예를 들면, 도 3a 및 도 3b에 도시된 반사방지막(105)과 제2층간막(104)의 에칭공정은 종래의 평행평판에칭장치에서 수행될 수 있고, 도 3c 및 도 3d에 도시된 제1층간막(103)에칭과 경화레지스트표면층(301)제거공정은 제1및 제2실시예에서 특징된 에칭장비에서 수행될 수 있다.
상기 실시예들에 있어서, 웨이퍼가 두 개의 층간막들(제1 및 제2)을 갖는 경우가 설명되었지만, 본 발명은 웨이퍼가 단일 층간막을 갖는 경우에도 적용될 수 있다. 이 경우, 층간막을 에칭하는 동안 에칭가스로서 플루오르카본만을 사용하며, 상부전극(3) 또는 코일형전극(52)에 공급되는 전원을 차단하고, 하부전극/웨이퍼홀더(4)에만 저전력을 공급하는 일들이 수행된다. 에칭중의 이와 같은 조건변경은 잔여층간막에칭과 경화레지스트표면층제거의 동시공정을 실현한다.
상술한 실시예들에서, 제1층간막은 p-SiON으로 만들어지고, 제2층간막은 p-SiO2로 만들어지지만, 재료가 p-SiON 및 p-SiO2이외인 어떤 절연막들도 적용될 수 있다.
상술한 실시예들에서 설명된 바와 같이 상부전극(3)이 접지되는 것 대신에,상부전극(3)에 저전력을 공급하여도 유사한 효과를 가져온다.
적용가능한 에칭장비는 Si상부전극을 사용하는 평행평판에칭장치에 한정되지 않는다. 예를 들면, 본 발명은 에칭챔버내에 Si를 포함하는 부품들을 구비하고 그 부품들에 고주파전력 또는 고전압이 인가되는 에칭장비에 적용될 수 있다. 본 발명은, 고주파전력 또는 고전압이 Si부품들에 공급되지 않더라도 에칭중에 발생된 플라즈마에서의 활성종이 Si를 스퍼터링하여 주로 Si로 만들어진 경화레지스트표면층이 레지스트의 표면상에 형성되는 경우에도 적용될 수 있다.
본 발명의 사상과 범위에서 벗어나지 않고 다양한 실시예들과 변형예가 만들어질 수 있다. 상술한 실시예들은 본 발명을 설명하기 위한 것으로, 본 발명의 범위를 한정하지 않는다. 본 발명의 범위는 실시예들보다는 첨부된 청구항들에 의해서 나타내진다. 본 발명의 청구항들과 동등한 의미이고 청구항들 내에 있게 되는 다양한 변형들은 본 발명의 범위내인 것으로 간주될 것이다.
본 출원은 1999년 11월 26일자로 출원되며, 명세서, 청구항, 도면, 요약을 포함하는 일본 특허출원 평 11-336456 호를 기초로 한다. 이 일본 특허출원의 기재사항은 그 전체로서 여기에 참조로서 통합되었다.
상술한 바와 같이, 플루오르카본 에칭가스를 공급하고, 상부전극(3)을 접지시키며, 하부전극/웨이퍼홀더(4)에만 저전력을 공급함으로써 제1층간막(103)이 에칭되면서, 경화레지스트표면층(301)을 제거할 수 있다. 또한, 고주파전력이 직접 상부전극(3)에 공급되지 않을 때 플라즈마(P)내의 활성종이 상부전극(3)의 Si를 스퍼터링하지 않는 경우에도, 제1층간막(103)의 에칭과 경화레지스트표면층(301)의 제거의 동시공정이 수행될 수 있다. 이러한 특징은, 제2층간막(104)이 에칭된 후 에칭챔버(2)에 플루오르카본가스를 공급하고 하부전극/웨이퍼홀더(4)에만 저전력을 공급함으로써 실현될 수 있다. 또한, 이는 제1층간막(103)의 에칭단계시에 Si화합물이 레지스트(106)의 표면에 생성되는 것을 방지한다. 또한, 플러그(102)의 손상이 감소된다.
Claims (16)
- 반도체장치 제조방법에 있어서,레지스트(106)의 패턴이 형성된 처리대상(W)을 준비하는 단계;상기 레지스트(106)패턴으로 상기 대상을 마스킹하고, 제1에칭가스에 실리콘을 포함하는 전극을 통해 고주파전력을 인가하여 상기 대상을 제1에칭하고, 상기 전극으로부터 스퍼터링되어 방출된 실리콘으로써 상기 경화층을 형성하는 단계; 및상기 제1에칭가스 대신 제2에칭가스를 사용하여 상기 대상(W)을 제2에칭하고, 동시에 상기 제1에칭단계동안 상기 레지스트(106)의 표면상에 형성된 경화층(301)을 제거하는 단계를 구비하는 반도체장치 제조방법.
- 제1항에 있어서, 상기 제1에칭단계는 상기 제1에칭가스로부터 발생된 플라즈마로 상기 대상(W)을 드라이에칭하고 동시에 상기 레지스트(106)의 표면을 경화시키는 단계를 구비하고,상기 제2에칭단계는 상기 제2에칭가스를 사용하여 상기 대상(W)을 에칭하고 동시에 상기 제1에칭단계동안 상기 레지스트(106)의 표면상에 형성된 경화층(301)을 제거하는 단계를 구비하는 반도체장치 제조방법.
- 제1항에 있어서, 상기 제1에칭단계는 상기 제1에칭가스에 고주파전력을 인가하는 단계를 구비하고,상기 제2에칭단계는 상기 제2에칭가스에 상기 제1에칭단계동안 상기 제1에칭가스에 인가되는 전력보다 낮은 전력을 인가하는 단계를 구비하는 반도체장치 제조방법.
- 삭제
- 제1항에 있어서, 상기 대상(W)은 적어도 제1및 제2층들을 구비하고, 상기 제1층은 상기 제1에칭단계에서 에칭되며 상기 제2층은 상기 제2에칭단계에서 에칭되는 반도체장치 제조방법.
- 제1항에 있어서, 상기 제1및 제2에칭가스들은 플루오린을 포함하는 가스들을 구비하는 반도체장치 제조방법.
- 제1항에 있어서, 상기 레지스트(106)를 애싱하는 단계를 더 구비하는 반도체장치 제조방법.
- 반도체장치 제조방법에 있어서,실리콘을 포함하는 제1전극(3)과 상기 제1전극에 대향하는 제2전극(4)을 구비하는 처리실내에서, 레지스트(106)가 상기 제1전극(3)과 대면하도록 상기 레지스트(106)의 패턴이 형성된 처리대상(W)을 위치시키는 단계;상기 처리실로 제1에칭가스를 공급하는 단계;상기 제1전극(3) 및 상기 제2전극(4)을 통해 상기 제1에칭가스에 에너지를 공급하는 것에 의해 상기 제1에칭가스로부터 발생된 플라즈마로 상기 대상(W)을 제1에칭하는 단계;상기 처리실로 제2에칭가스를 공급하는 단계; 및상기 제1전극(3) 및 상기 제2전극(4)을 통해 상기 제2에칭가스에 에너지를 공급하는 것에 의해 상기 제2에칭가스로부터 발생된 플라즈마로 상기 대상(W)을 제2에칭하고, 동시에 상기 레지스트(106)의 표면상에 형성된 경화층(301)을 제거하는 단계를 구비하는 반도체장치 제조방법.
- 제8항에 있어서, 상기 제1에칭단계는, 상기 제1전극(3)을 통해 상기 제1에칭가스에 제1에너지를 인가하여, 상기 플라즈마내의 파티클들을 상기 제1전극(3)과 충돌시키고, 이 충돌로 상기 제1전극(3)이 실리콘원자들을 방출하게 하며, 방출된 실리콘원자들이 상기 레지스트(106)와 반응하여, 상기 경화층(301)이 형성되게 하고,상기 제2에칭단계는 상기 제1에너지보다 낮은 제2에너지를 상기 제1전극(3)을 통해 상기 제2에칭가스에 인가하는 반도체장치 제조방법.
- 제8항에 있어서, 상기 제1에칭단계는 고주파전력을 직접 또는 간접적으로 상기 제1전극(3)에 공급하고,상기 제2에칭단계는 상기 제1전극(3)에 고주파전압을 인가하지 않고 기준전압을 인가하는 반도체장치 제조방법.
- 제8항에 있어서, 상기 제1에칭단계는상부전극(3)에 제1전력을 공급하고 하부전극(4)에 상기 제1전력보다 낮은 제2전력을 인가하는 제1단계; 및상기 상부전극(3)에 제1전력을 공급하고 하부전극(4)에 상기 제2전력보다 큰 제3전력을 인가하는 제2단계를 포함하며,상기 제2에칭처리는 상기 하부전극(4)에 상기 제3전력보다 낮은 제4전력을 인가하는 반도체장치 제조방법.
- 제8항에 있어서, 상기 제2에칭가스는 주로 플루오르카본을 포함하는 반도체장치 제조방법.
- 제8항에 있어서, 애싱에 의해 상기 레지스트(106)를 제거하는 단계를 더 구비하는 반도체장치 제조방법.
- 반도체장치 제조장치에 있어서,실리콘을 포함하는 제1전극(3);상기 제1전극(3)과 대향하는 제2전극(4); 및상기 제1전극(3)과 상기 제2전극(4)에 의해 결정된 처리실로 처리가스를 공급하는 가스공급기를 구비하고,상기 가스공급기는 상기 처리실에 제1에칭가스를 공급하고,상기 제1전극(3) 및 상기 제2전극(4)은 상기 제1에칭가스에 에너지를 인가하여 상기 제1에칭가스의 플라즈마를 발생시켜, 상기 제1전극(3) 및 상기 제2전극(4) 사이에 위치되고 레지스트(106)패턴이 형성된 처리대상(W)을 제1에칭하며,상기 가스공급기는 상기 처리실에 제2에칭가스를 공급하고,상기 제1전극(3) 및 상기 제2전극(4)은 상기 제2에칭가스에 에너지를 인가하여 상기 제2에칭가스의 플라즈마를 발생시켜, 상기 대상(W)을 제2에칭하고, 동시에 상기 레지스트(106)의 표면상에 형성된 경화층(301)을 제거하는 반도체장치 제조장치.
- 제14항에 있어서,상기 제1전극(3)에 고주파전력 및 소정의 전력을 인가하는 제1전원(6); 및상기 제2전극(4)에 고주파전력을 인가하는 제2전원(8)을 더 구비하고,상기 제1전원(6)은 상기 제1에칭을 위해 상기 제1전극(3)에 고주파전력을 인가하고, 상기 제2에칭을 위해 상기 제1전극(3)에 소정의 전력을 인가하며,상기 제2전원(8)은 상기 제1에칭을 위해 상기 제2전극(4)에 제1고주파전력을 공급하고, 상기 제2에칭을 위해 상기 제2전극(4)에 상기 제1고주파전력보다 낮은제2고주파전력을 인가하는 반도체장치 제조장치.
- 제15항에 있어서, 상기 제1전원(6)은 상기 제1에칭을 위해 상기 제1전극(3)에 제1전력을 인가하고, 상기 제2에칭을 위해 상기 제1전극(3)에 소정의 전력을 인가하며,상기 제2전원(8)은 상기 제1에칭을 위해 상기 제2전극(4)에 상기 제1전력보다 낮은 제2전력을 첫 번째로 공급하고 상기 제2전극(4)에 상기 제2전력보다 큰 제3전력을 두 번째로 공급하며, 상기 제2에칭을 위해 상기 제2전극(4)에 상기 제3전력보다 낮은 제4전력을 공급하는 반도체장치 제조장치.
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