KR100265343B1 - 반도체 장치 제조 방법 - Google Patents
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Abstract
1. 청구 범위에 기재된 발명이 속한 기술분야
반도체 장치 제조 방법에 관한 것임.
2. 발명이 해결하고자 하는 기술적 과제
ESC 방법을 사용하는 플라즈마 식각 챔버에서 반도체 기판 표면이 노출되는 상태에서 식각공정을 실시할 경우 발생하는 반도체 기판의 손실을 줄일 수 있는 반도체 장치 제조 방법을 제공한다.
3. 발명의 해결 방법의 요지
ESC 방법을 사용하는 플라즈마 식각 챔버에 반도체 기판을 고정하는 처킹 단계와 식각 단계 사이에 반도체 기판에 바이어스 전력을 인가하지 않으며 식각 기체를 흘려주는 기체 천이 단계를 실시하여 이후의 식각 단계에서 반도체 기판 표면을 보호하여 기판의 손실을 억제한다.
4. 발명의 중요한 용도
반도체 장치 제조 공정에 이용됨.
Description
본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히 반도체 기판과 동시에 노출되는 소정의 부분의 식각 방법에 있어서, 반도체 기판의 손실을 줄일 수 있는 반도체 장치 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 소자의 최소 설계 한계는 급격히 감소하고 있으며, 이에 따라 여러 가지 고집적 소자를 제조하기 위한 특별한 공정 적용의 필요성이 대두되고 있는 실정이다. 그 예로써, 플래시 메모리 소자 제조 공정 등에서 소자분리 면적을 최소화하기 위한 자기정렬 소오스 (self aligned source 이하, SAS라 함) 식각공정을 실시한다.
도1a 내지 도1d는 종래의 플래시 메모리(flash memory) 소자를 제조하기 위한 SAS 식각공정 과정을 도시한 것이다. 도1a는 플래시 메모리 소자의 SAS 식각공정 평면도이며, 도1b 내지 도1d는 도1a의 a-a, b-b, c-c 선을 자른 단면도를 각각 도시한 것이다.
도시한 바와 같이, SAS 식각공정은 반도체 기판(11)에 소자분리를 위하여 필드산화막(12)을 형성하고, 반도체 기판(11) 상에 적층 구조의 게이트 전극(13)을 형성한 다음, 소오스 영역을 노출시키는 SAS 마스크(14)를 감광막으로 형성한 후, SAS 마스크(14) 형성으로 노출된 필드산화막(12')을 제거하기 위한 식각공정을 실시하는 일련의 과정으로 이루어진다. 이와 같은 SAS 식각공정에서 상기 SAS 마스크(14) 형성 후 게이트 전극(13) 사이의 반도체 기판(11) 및 필드산화막(12')의 일부가 동시에 노출된다. 따라서, 반도체 기판(11)이 이미 노출된 상태에서 필드산화막(12')의 식각이 이루어져 반도체 기판(11)이 과도하게 손상되는 문제가 발생한다.
도2a 내지 도2d는 플라즈마를 이용하여 반도체 기판 상에 형성된 절연막의 건식식각 과정을 도시한 모식도이다.
먼저, 도2a에 도시한 바와 같이 반도체 기판 상(21)에 형성된 절연막(22)을 플라즈마로 건식식각 할때, 우선적으로 반응활성종(active radical, a)이 절연막(22)에 흡착되고, 다음으로 도2b에 도시한 바와 같이 플라즈마 셀프 바이어스(plasma self bias)에 의한 충돌 이온(b) 등으로 반응 에너지가 공급되어, 도2c에 도시한 바와 같이 절연막(22)과 흡착된 반응활성종(a)의 반응으로 식각이 일어나며, 식각 부산물(c)은 휘발성 형태로 배기된다.
상기 절연막(22)의 식각이 진행되는 동안 반응활성종(a)이 계속하여 반도체 기판(21) 표면 및 절연막(22)에 흡착되는데, 절연막(22)이 제거되어 반도체 기판(21) 표면이 노출되는 시점부터는 반응 에너지가 공급되어도 기판 상에 이미 흡착된 반응활성종(a)과 반응할 절연막(22)이 없으므로 식각이 더 이상 일어나지 않는다. 도2d에 도시한 바와 같이, 반도체 기판(21) 표면에 흡착되어 있는 반응활성종(a)은 충돌 이온(b)으로부터 반도체 기판(21)을 보호하기 때문에 반도체 기판(21)의 손실이 거의 일어나지 않는다. 즉, 흡착된 반응활성종으로 인하여 하부 기판층에 대한 소정의 식각선택비를 얻을 수 있게 된다.
도3은 식각 초기부터 노출된 반도체 기판의 건식 식각 과정을 도시한 모식도이다. 도3에 도시한 바와 같이, 식각 초기부터 반도체 기판(31)이 노출된 경우에는 반도체 기판(31) 표면에 반응활성종(a)들의 흡착이 충분히 이루어지기 전에 반도체 기판에 이온(b)이 충돌하여 기판의 손실을 방지할 수 없게 된다.
도4a 및 도4b는 각각 통상의 단극성 이에스씨(electro-static chuck, 이하 ESC라 함) 건식 식각 반응 챔버의 모식도 및 그 등가회로이다. ESC 회로의 완성을 위해 처킹(chucking) 단계에서, 플라즈마의 생성이 필요한데, 이때 불필요한 기판의 식각이나 플라즈마 반응물이 기판 상에 침전되는 것을 방지하기 위하여 챔버(chamber, 41) 내에 불활성 기체를 공급하며, 바이어스 RF 전력은 인가하지 않는다. 처킹 단계 이후, 식각 단계의 초기에 기체조절박스(gas control box)와 챔버(chamber) 사이의 기체 관에는 처킹 스텝에서 사용된 불활성 기체가 남아있어 식각 공정 초기에 수초간 챔버 내부로 유입된다. 이에 따라, 순수한 이온 충돌에 의한 물리적 스퍼터링(sputtering)이 발생하여 식각 초기부터 노출되어 있는 반도체 기판 표면의 손상이 심화된다. 미설명 도면 부호 '42'는 척(chuck), '43'은 ESC 코팅(coating)막, '44'는 반도체 기판을 각각 나타낸다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 ESC를 이용한 건식 식각 챔버에서 식각 초기부터 노출된 반도체 기판의 손상을 방지할 수 있는 반도체 장치의 제조 방법을 제공하는데 그 목적이 있다.
도1a는 종래의 플래시 메모리 소자의 SAS 식각공정 평면도.
도1b 내지 도1d는 각각 도1a의 a-a, b-b, c-c 선을 자른 단면도.
도2a 내지 도2d는 플라즈마를 이용한 절연막의 건식 식각 과정을 도시한 모식도.
도3은 식각 초기부터 노출된 반도체 기판의 건식 식각 과정을 도시한 모식도.
도4a 단극성 ESC 방법을 이용하는 건식 식각 반응 챔버의 모식도.
도4b는 도4a의 등가회로.
도5a 및 5b는 각각 본 발명의 일실시예에 따른 처킹 단계 및 식각 초기 단계에서 챔버와 기체 조절 박스내의 기체 유입을 도시한 모식도.
도6a 내지 도6c는 본 발명의 일실시예에 따른 플래시 메모리 소자의 SAS 식각 결과를 나타내는 SEM 사진.
* 도면의 주요 부분에 대한 도면부호의 설명
11, 21, 31, 44: 반도체 기판 12: 필드산화막
13: 게이트 전극 14: SAS 마스크
22: 절연막 41, 51: 챔버
42: 척 43: ESC 코팅막
52: 기체 관 a: 반응활성종
b: 충돌 이온 c: 식각 부산물.
d: 불활성 기체 e: 식각 반응 기체
상기와 같은 목적을 달성하기 위한 본 발명은 소정의 절연막과 반도체 기판 표면을 동시에 노출하는 식각마스크가 형성된 웨이퍼를 준비하는 제1 단계; 상기 웨이퍼를 정전 고정(electrostatic chuck) 방법을 사용하는 플라즈마 식각 챔버에 고정하는 제2 단계; 상기 웨이퍼에 바이어스 RF 전력을 인가하지 않으며 식각 챔버내에 식각 기체를 유입하는 제3 단계; 및 상기 웨이퍼에 바이어스 RF 전력을 인가하며 상기 절연막을 식각하는 제4 단계를 포함하는 반도체 장치 제조 방법을 제공한다.
본 발명은 식각하고자 하는 절연막과 반도체 기판 표면이 동시에 노출되어 있는 반도체 기판을 ESC를 사용하는 플라즈마 식각 챔버내에 고정하는 처킹 단계와 식각 단계 사이에 식각 반응 기체를 유입시키며, RF 전력은 인가하지 않거나 최소화된 조건에서 천이(遷移) 단계를 수초간 실시하여 이후의 식각공정에서 반도체 기판이 손상되는 것을 방지하는 것을 특징으로 한다.
도5a 및 5b는 본 발명의 일실시예에 따른 처킹(chucking) 단계 및 식각 초기 단계에서, 챔버와 기체조절박스 내의 기체 유입을 도시한 모식도이다.
도5a에 도시한 바와 같이 챔버(51) 내에 불활성 기체(d)를 유입하여 ESC를 사용하는 플라즈마 식각 챔버내에 반도체 기판(도시하지 않음)을 고정한다.
다음으로, 도5b에 도시한 바와 같이, 상기 처킹 단계 후, 기체 천이 단계를 실시하는데, 이 단계에서 발생할 수 있는 물리적 손상을 방지하기 위하여 바이어스 RF 전력은 가능한 최소로 인가한 상태에서 후속 식각공정에 사용되는 식각 반응 기체(e)를 유입시킨다. ECR(electron cyclotron resonance), TCP(transformer coupled plasma), ICP(induced coupled plasma), HELICON 등의 플라즈마 형성과 바이어스 RF 전력 인가를 독립적으로 조절할 수 있는 반응 챔버를 사용하는 경우에는 바이어스 RF 전력을 인가하지 않기도 한다. 상기와 같은 기체 천이 단계의 초기에는 기체 조절 박스와 챔버 사이의 기체 관(52)에 처킹 단계에서 사용된 후 잔류해 있는 불활성 기체(d)가 챔버 내로 유입되어도 반도체 기판으로 바이어스 전력이 거의 인가되지 않으므로 순수한 이온 충돌에 의한 물리적 스퍼터링이 발생하지 않는다.
또한, 천이 단계 초기에 기체 관(52)에 잔류해있던 불활성 기체(d)가 챔버내에 유입되고 수초 후 식각 반응 기체가 챔버 내부로 유입되면, 바이어스 RF 전력이 거의 인가되지 않은 상태이기 때문에, 식각 반응보다는 플라즈마 반응에서 발생하는 부산물이 기판 상에 흡착하는 반응이 우세하여 이미 노출된 하부 기판층을 보호해주는 효과를 주게된다. 상기의 기체 천이 단계를 오래 실시할 경우 반도체 기판 표면에 흡착되는 플라즈마 반응 부산물의 양이 많아져 식각 프로파일에 손상을 줄 수 있으므로, 1 내지 20 초의 짧은 시간동안 기체 천이 단계를 실시한다.
이하, 본 발명의 일실시예에 따른 플래쉬 메모리 소자의 SAS 식각공정을 설명한다. 통상의 플래시 소자 제조 공정에 따라 소정의 하부층이 형성된 반도체 기판 상에 감광막으로 SAS 식각마스크를 형성하여 소자분리막 및 반도체 기판 표면의 일부를 노출시킨다. 이어서, 열 실리콘 루프(heated silicon roof)가 장착된 ICP 방식의 챔버 내부에 불활성 기체를 유입하며 반도체 기판을 고정하는 처킹 단계를 실시한다. 이때, 1600 W 내지 2800 W의 ICP RF 전력을 인가한다. 다음으로, 불활성 기체의 유입을 중지하고, 바이어스 RF 전력을 인가하지 않으면서 식각 기체로 C3F8를 유입하는 기체 천이 단계를 실시한다. 이어서, 상기 600 W 내지 1800 W의 바이어스 RF 전력을 인가하고, C3F8를 20 sccm 내지 50 sccm 공급하여 절연막을 식각한다.
상기 처킹 단계, 기체 천이 단계 및 절연막 식각 단계에서 실리콘 루프 온도는 200 ℃ 내지 290 ℃ 온도 범위에서 일정한 온도로 유지한다.
다음의 표1은 상기와 같이 이루어지는 본 발명의 일실시예에 따른 절연막 식각 결과를 나타낸 것이다.
표1의 결과로부터 기체 천이 단계의 시간 증가에 따라 폴리실리콘에 대한 산화막의 식각선택비가 증가함을 알 수 있다.
도6a 내지 도6c는 상기의 본 발명의 일실시예에 따라 5초 동안 기체 천이 단계를 실시한 플래시 메모리 소자의 SAS 식각 결과를 나타내는 SEM(scanning electron microscopy) 사진으로, 각각 도1a의 a-a, b-b, c-c 선을 자른 단면을 측정한 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 ESC를 이용한 플라즈마 건식 식각 챔버에서 식각 초기 단계부터 노출된 반도체 기판의 식각에 의한 손실을 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있다.
Claims (8)
- 반도체 장치 제조 방법에 있어서,소정의 절연막과 반도체 기판 표면을 동시에 노출하는 식각 마스크가 형성된 웨이퍼를 준비하는 제1 단계;상기 웨이퍼를 정전 고정(electrostatic chuck) 방법을 사용하는 플라즈마 식각 챔버에 고정하는 제2 단계;상기 웨이퍼에 바이어스 RF 전력을 인가하지 않으며 식각 챔버 내에 식각 기체를 유입하는 제3 단계; 및상기 웨이퍼에 바이어스 RF 전력을 인가하며 상기 절연막을 식각하는 제4 단계를 포함하는 반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 플라즈마 식각 챔버는 ECR(electron cyclotron resonance), TCP(transformer coupled plasma), ICP(induced coupled plasma), HELICON 중 어느 하나인 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 2 항에 있어서,상기 제3 단계는,1 내지 20초 동안 실시되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 3 항에 있어서,상기 플라즈마 식각 챔버는 실리콘 루프(silicon roof)가 장착되어 있는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 4 항에 있어서,상기 제2 단계 내지 상기 제4 단계에서,상기 실리콘 루프의 온도는 200 ℃ 내지 290 ℃인 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 2 항에 있어서,상기 제2 단계 내지 제4 단계에서,상기 ICP 챔버에 1600 W 내지 2800 W의 ICP RF 전력을 인가하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 6 항에 있어서,상기 제2 단계 및 상기 제4 단계에서,상기 반도체 기판에 600 내지 1800 W의 바이어스(bias) RF 전력을 인가하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 7 항에 있어서,상기 제4 단계에서,상기 챔버 내에 20 sccm 내지 50 sccm의 C3F8를 유입하는 반도체 장치 제조 방법.
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| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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| O132 | Decision on opposition [patent] | ||
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