KR100264205B1 - 주파수체배기 - Google Patents

Abstract

본 발명은 주파수 체배기에 관한 것으로, 직접경로와 지연경로의 두 가지 경로를 통하여 전달되는 클럭 신호를 입력으로 받아, 상기 직접경로를 통하여 입력되는 클럭 신호와 상기 지연경로를 통하여 입력되는 클럭 신호의 논리값이 상호 동일한 구간과 일치하는 펄스폭을 갖는 출력신호를 발생시키는 논리회로가 다수개 직렬 연결되어 이루어져서, 지연부의 크기를 감소시켜서 주파수 체배기가 차지하는 회로의 레이아웃 면적이 감소하도록 하는 주파수 체배기를 제공한다.

Description

주파수 체배기

본 발명은 주파수 체배기에 관한 것으로, 특히 다수개의 주파수 체배기가 직렬 연결되고, 주파수 체배기를 구성하는 지연부의 크기가 작아지는 것이 특징인 주파수 체배기에 관한 것이다.

주파수 체배기는 일정 주파수를 갖는 교류신호의 주파수를 일정 배수로 증가시키기 위한 회로이다. 도 1은 종래의 주파수 체배기를 나타낸 회로도이다. 도 1에 나타낸 바와 같이, 클럭 신호(CLK)가 직렬 연결된 세 개의 지연부(1∼3)를 통하여 지연된 다음 출력된다. 이와 같이 직렬 연결된 세 개의 지연부(1∼3)는 모두 동일한 크기의 지연시간을 갖는다. 즉, 각각의 지연부(1∼3)의 출력신호는 입력된 신호의 위상이 1/4만큼 이동한 신호이다.

최초의 클럭 신호(CLK)와 세 번째 지연부(3)의 출력신호는 앤드 게이트(AND1)에 입력된다. 첫 번째 지연부(1)와 두 번째 지연부(2)의 출력신호는 또 다른 앤드 게이트(AND2)에 입력된다. 두 개의 앤드 게이트(AND1)(AND2)와 오어 게이트(OR)는 배타적 노어 게이트(Exclusive NOR gate)를 형성한다.

첫 번째 지연부(1)에서는 클럭 신호(CLK)의 위상이 1/4만큼 이동한 신호가 출력된다. 두 번째 지연부(2)에서는 첫 번째 지연부(1)의 출력신호의 위상이 또 한번 1/2만큼 지연되어 출력된다. 이와 같은 두 개의 지연부(1)(2)의 출력신호가 앤드 게이트(AND2)에 입력됨으로써, 앤드 게이트(AND2)에서는 두 개의 지연부(1)(2)의 출력신호가 모두 하이 레벨인 구간과 일치하는 펄스 폭의 신호가 출력된다. 또 다른 앤드 게이트(AND1)에는 최초의 클럭 신호(CLK)와 세 번째 지연부(3)의 출력신호가 입력된다. 세 번째 지연부(3)에서는 두 번째 지연부(2)의 출력신호의 위상이 1/2만큼 이동하여 출력된다. 따라서 앤드 게이트(AND1)에서는 최초의 클럭 신호(CLK)와 세 번째 지연부(3)의 출력신호가 모두 하이 레벨인 구간과 일치하는 펄스 폭의 신호가 출력된다. 이와 같은 두 개의 앤드 게이트(AND1)(AND2)의 출력신호가 오어 게이트(OR)에 입력된다. 따라서 오어 게이트(OR)에서는 최초의 클럭 신호의 8체배된 주파수의 출력신호(OUT)가 출력된다.

그러나 이와 같은 종래의 주파수 체배기에 구비된 다수개의 지연부(1∼3)가 모두 동일한 크기의 지연시간을 갖기 때문에 이와 같은 지연부의 수가 증가할수록 회로의 전체 면적이 증가하는 문제가 있다.

따라서 본 발명은 지연부의 크기를 감소시켜서 주파수 체배기가 차지하는 회로의 레이아웃 면적이 감소하도록 하는 주파수 체배기를 제공하는데 그 목적이 있다.

도 1은 종래의 주파수 체배기를 나타낸 회로도.

도 2는 본 발명에 따른 주파수 체배기를 나타낸 회로도.

도 3은 본 발명에 따른 주파수 체배기의 입출력 신호를 나타낸 타이밍 다이어그램.

* 도면의 주요 부분에 대한 부호의 설명 *

1∼5 : 지연부 AND1, AND2 : 앤드 게이트

OR : 오어 게이트 XNOR1∼XNOR3 : 배타적 노어 게이트

이와 같은 목적의 본 발명은 직접경로와 지연경로의 두 가지 경로를 통하여 전달되는 클럭 신호를 입력으로 받아, 상기 직접경로를 통하여 입력되는 클럭 신호와 상기 지연경로를 통하여 입력되는 클럭 신호의 논리값이 상호 동일한 구간과 일치하는 펄스폭을 갖는 출력신호를 발생시키는 논리회로가 다수개 직렬 연결되어 이루어진다.

이와 같이 이루어진 본 발명의 바람직한 실시예를 도 2와 도 3을 참조하여 설명하면 다음과 같다.

도 2는 본 발명에 따른 주파수 체배기를 나타낸 회로도이며, 도 3은 도 2에 나타낸 주파수 체배기의 입출력신호를 나타낸 타이밍 디이어그램이다. 도 2에 나타낸 바와 같이, 배타적 노어 게이트(XNOR1)에는 클럭 신호(CLK)가 직접경로와 지연부(4)를 경유하는 지연경로의 두 가지 경로를 통하여 입력된다. 이 지연부(4)의 출력신호(D1)는 클럭 신호(CLK)의 위상을 1/4만큼 이동한 신호이다. 이 배타적 노어 게이트(XNOR1)의 출력신호 역시 직접 경로와 지연부(5)를 경유한 지연경로의 두 가지 경로를 통하여 배타적 노어 게이트(XNOR2)에 입력된다. 이 지연부(5)의 출력신호(D2)는 배타적 노어 게이트(XNOR1)의 출력신호의 위상이 1/4만큼 이동한 신호이다. 따라서 첫 번째 지연부(4)와 두 번째 지연부(5)의 크기를 비교하여 보면 첫 번째 지연부(4)보다 두 번째 지연부(5)의 크기가 1/2로 감소하는 것을 알 수 있다. 두 번째 배타적 노어 게이트(XNOR2)의 출력신호는 직접경로와 지연부(6)를 경유한 지연경로의 두 가지 경로를 통하여 배타적 노어 게이트(XNOR3)에 입력된다. 지연부(6)는 지연부(5)와 비교하여 1/2로 감소된 지연시간을 발생시킨다. 따라서 그 크기 또한 지연부(5)의 1/2의 크기를 갖는다.

이와 같은 각각의 입력신호 또는 출력신호가 도 3에 나타나 있다. 도 3에서 알 수 있듯이 첫 번째 배타적 노어 게이트(XNOR1)의 출력신호는 최초의 클럭 신호(CLK)의 주기가 1/2로 감소한 것을 알 수 있다. 즉 주파수가 2배로 증가한 것이다.

최초의 클럭 신호(CLK)보다 주파수가 2배로 증가한 배타적 노어 게이트(XNOR2)의 출력신호가 직접 경로와 지연경로의 두 가지 경로를 통하여 배타적 노어 게이트(XNOR3)를 통하여 출력됨으로써 배타적 노어 게이트(XNOR2)의 출력신호보다 주파수가 2배로 증가한 출력신호(OUT)가 발생한다. 즉 최초의 클럭 신호(CLK)보다 그 주기가 1/8로 감소한 신호, 즉 주파수가 8배로 증가한 신호가 만들어진 것이다.

이때 각각의 지연부(4∼6)의 크기를 비교하여 보면 첫 번째 지연부(4)와 비교할 때 두 번째 지연부(5)의 크기가 1/2로 감소하였으며, 두 번째 지연부(5)의 크기와 비교할 때 세 번째 지연부(6)의 크기가 1/2로 감소하였다. 이로써 첫 번째 지연부(4)와 비교할 때 세 번째 지연부(6)의 크기는 1/4로 감소하는 것을 알 수 있다.

이와 같이 주파수 체배기의 단수가 증가할수록 그 지연부의 크기는 점점 감소함으로써 전체 회로가 차지하는 레이아웃 면적 역시 크게 감소하는 것이다.

따라서 본 발명은 지연부의 크기를 감소시켜서 주파수 체배기가 차지하는 회로의 레이아웃 면적이 감소하도록 하는 주파수 체배기를 제공한다.

Claims (4)

1. 직접경로와 지연경로의 두 가지 경로를 통하여 클럭신호가 전달되는 주파수 체배기에 있어서,

   상기 직접경로를 통하여 입력되는 클럭신호와 상기 클럭신호의 펄스폭을 1/2로 감소시키는 다수개의 지연부로 구성된 지연경로를 통하여 입력되는 클럭신호의 논리값이 상호 동일한 구간과 일치하는 펄스폭을 갖는 출력신호를 발생시키는 배타적 노어 게이트가 다수개 직렬 연결되어 이루어지는 주파수 체배기.
2. (삭제)
3. (삭제)
4. (삭제)

Images