KR100262289B1 - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

Info

Publication number
KR100262289B1
KR100262289B1 KR1019950043839A KR19950043839A KR100262289B1 KR 100262289 B1 KR100262289 B1 KR 100262289B1 KR 1019950043839 A KR1019950043839 A KR 1019950043839A KR 19950043839 A KR19950043839 A KR 19950043839A KR 100262289 B1 KR100262289 B1 KR 100262289B1
Authority
KR
South Korea
Prior art keywords
region
silicon film
introduction
amorphous silicon
crystallization
Prior art date
Application number
KR1019950043839A
Other languages
English (en)
Inventor
나오키 마키타
타다요시 미야모토
쯔카사 시부야
마사시 마에카와
Original Assignee
마찌다 가쯔히꼬
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마찌다 가쯔히꼬, 샤프 가부시키가이샤 filed Critical 마찌다 가쯔히꼬
Application granted granted Critical
Publication of KR100262289B1 publication Critical patent/KR100262289B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02683—Continuous wave laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02686—Pulsed laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02691—Scanning of a beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

본 발명의 반도체 장치는 절연성 표면을 갖는 기판; 및 비정질 실리콘막을 결정화시켜 형성되고, 상기 기판의 절연면상에 제공되는 소자영역을 포함하며, 상기 소자영역은, 열처리를 행하여 상기 비정질 실리콘막의 결정화를 촉진시키기 위한 촉매원소의 선택적 도입에 의해 결정화된 선형 결정화 영역으로 부터 상기 선형 결정화 영역을 둘러싸는 영역까지 상기 비정질 실리콘막을 결정화시킴으로써 형성된 횡방향 결정화 영역으로 구성되고, 상기 횡방형 결정화 영역과 상기 선형 결정화 영역중 적어도 하나에 있어서의 촉매원소의 농도는 선형 평면 패턴을 갖는 도입 설정 영역의 선폭에 의해 제어되며, 상기 선폭은 촉매원소를 선택적으로 도입하도록 설정된다.

Description

반도체장치 및 그 제조방법
제1a도 및 제1b도는 본 발명의 실시예 1에 의한 반도체장치 및 그 제조방법을 설명하는 단면도이다.
제2a도에서 제2f도는 상기 실시예 1의 반도체장치의 제조방법을 공정순으로 표시한 단면도이다.
제3도는 본 발명의 실시예 2에 의한 반도체장치 및 그 제조방법을 설명하는 평면도이다.
제4a도에서 제4e도는 상기 실시예 2의 반도체장치의 제조방법을 공정순으로 표시한 단면도이다.
제5도는 촉매원소가 일정 도입법 및 열처리가 수행된 비정질 실리콘막에 선폭을 달리하여 촉매원소를 도입한 경우에 촉매원소 도입영역 및 횡방향 결정성장 영역 내의 촉매원소의 농도를 보이는 그래프이다.
제6도는 종래의 방법에 의하여 제조된 CMOS 회로의 배치를 보이는 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
10, 21 : N형 TFT 20 : CMOS 회로
22 : P형 TFT 100, 200 : 반도체장치
101, 201 : 유리기판 102, 202 : 하부 절연막
103, 203 : 비정질 실리콘막 103b, 203b : 횡방향 결정성장영역
103i, 203n, 203p : 소자영역 104, 204 : 마스크 막
106, 206 : 결정성장 방향 107, 207 : 게이트 절연막
108, 208, 209 : 게이트 전극 109 : 양극 산화층
110, 210, 211 : 채널 영역
111, 112, 212, 213, 214, 215 : 소스, 드레인 영역
113, 213 : 층간 절연물 113a, 216a, 216p : 콘택트 홀
114, 115, 217, 218, 219 : 전극 배선
본 발명은 반도체장치 및 그 제조방법에 관한 것으로 특히 비정질 실리콘막을 결정화하여 얻어진 결정성 실리콘막을 소자영역으로 갖는 반도체장치 및 그 제조방법에 관한 것이다. 본 발명은 액티브 매트릭스형 액정표시장치, 밀착형 이미지 센서, 3차원 IC등등에 사용가능하며, 절연기판상에 제공된 박막 트랜지스터(TFT)를 포함하는 반도체장치에 특히 유효하다.
고해상도의 대형 액정표시장치, 고속 응답성 근접 이미지 센서 또는 3차원 IC를 실현하기 위하여, 유리기판 또는 절연막 등의 절연기판상에 고성능 반도체장치를 제조하기 위한 많은 노력이 행해져 왔다. 이런 장치에 적용가능한 반도체장치로서 박막 실리콘 반도체층이 일반적으로 사용된다.
개략적으로 두개의 카테고리; 비정질 실리콘(a-Si)으로 만들어진 반도체와 결정성 실리콘 반도체로 만들어진 두개의 카테고리로 상기 박막 실리콘 반도체층이 나누어진다. 상술한 두개의 박막 반도체 형태중에서, 비정질 실리콘 반도체는 현재 일반적 용도로 빈번히 사용되고 있다. 왜냐하면 비정질 실리콘 반도체는 증기상 성장법을 사용하여 쉽게 그리고 결정성 실리콘 반도체와 비교하여 비교적 저온에서 대량 생산가능하기 때문이다. 이런 장점에도 불구하고, 비정질 실리콘 반도체의 물리적 성질 즉, 도전성은 결정성 실리콘 반도체보다 열등하다. 고성능 특성을 실현하기 위하여, 결정성 실리콘 반도체로 이루어진 반도체장치를 제조하는 방법의 달성이 크게 요망되어 왔다. 결정성 실리콘 반도체의 예로는 다결정 실리콘, 미결정 실리콘, 결정 성분을 포함한 비정질 실리콘 및 결정성과 비정질의 중간 상태를 보이는 반비정질 실리콘이 있다.
결정성을 갖는 상술한 박막 실리콘 반도체층을 얻기 위하여 다음의 세가지 방법이 현재 채용된다.
(1) 막의 처리중에 직접 결정성 실리콘 반도체 막이 성장됨.
(2) 비정질 실리콘 반도체 막이 최초로 처리되고, 그 후 레이저빔 에너지 등을 사용하여 결정화됨.
(3) 비정질 실리콘 반도체 막이 최초로 처리되고, 그 후 여기에 열에너지를 적용하여 결정화됨.
이러한 종래 방법은 다음의 문제점들을 갖고 있다.
방법 (1)을 채용하면, 막의 처리와 결정화가 동시에 진행된다. 그러므로 큰 사이즈의 입자를 구성하는 결정성 실리콘막을 얻기 위하여 두꺼운 실리콘막의 처리가 불가피하다. 그런데 기판의 전체 표면에 걸쳐 만족할 만하게 반도체 물성을 갖는 균일한 막의 처리는 기술적으로 어렵다. 게다가, 막이 600℃ 또는 그 이상의 비교적 높은 온도에서 처리되기 때문에, 이 방법에 사용되는 기판으로서 저가의 유리기판은 적당하지 않고, 따라서 비용이 증가한다.
방법 (2)를 채용하면, 막을 녹이고 이를 고착화하는 처리중에 결정 현상이 사용된다. 결과로서, 결정의 입자가 작더라도 입자 경계는 만족할만하게 처리된다. 그러므로 고품질의 결정성 실리콘막이 얻어질 수 있다. 방법 (2)가 이러한 장점을 가지고 있더라도, 예를들어, 현재 가장 많이 사용되고 있는 액시머 레이저빔이 조사될 때, 레이저빔에 의해 조사되는 면적은 작아, 처리되는 양이 적은 문제가 있다. 게다가, 큰 기판의 전체 표면을 균일하게 처리하기 위하여 액시머 레이저의 안정성이 충분하기 못하다. 이런 문제점들로 인해, 방법 (2)는 차세대 기술로 여겨진다.
방법 (3)은 방법 (1) 및 (2)와 비교하여 더 큰 규모의 기판의 처리에 적용가능하다는 장점이 있다. 그렇지만, 결정화를 실현하기 위해 600℃ 또는 그 이상의 온도로서 수십 시간의 열처리가 필요하다. 그러므로, 저가의 유리기판을 사용하여 비용을 절감하고 생산고를 향상시키기 위하여, 동시에 두개의 양립할 수 없는 목적이 만족되어야 하는 바: 비용 절감을 위하여 가열 온도가 낮아야 하며, 생산고를 개선하기 위하여 결정화가 단시간에 실현되어야만 하는 것이다.
게다가, 방법 (3)은 고체상의 결정화(에피탁시) 현상을 이용하기 때문에, 결정 입자가 기판 표면에 평행하게 횡방향으로 성장하므로, 수㎛의 크기를 갖는 입자가 얻어진다. 결과로서, 결정 입자는 성장하여 서로 접촉하여 입자 경계를 형성한다. 이런 입자 경계는 캐리어에 대해 트랩 레벨로서 기능하므로, 입자 경계의 존재는 TFT의 전계효과 이동도의 감소를 야기하게 될 것이다.
일본국 특허 공개공보 제5-55142호 및 제5-136048호는 방법 (3)의 채용에 의한 입자 경계의 상술한 문제점들을 해결하는 방법을 개시한다. 상기 개시된 방법에 따르면, 초기에 결정 성장을 위한 핵으로서 비정질 실리콘막에 약간의 외부 물질을 도입한 후 막을 열처리하는 것에 의해, 상기 외부 물질을 핵으로 하여 큰 크기를 갖는 입자로 구성된 결정성 실리콘막을 성장시킬 수 있다.
일본국 특허 공개공보 제5-55142호에 개시된 방법에 따르면, 비정질 실리콘막 내에 실리콘(Si+) 이온을 이온 주입법으로서 주입한 후 상기 막을 열처리함에 의해, 수㎛ 크기의 입자로 구성된 다결정 실리콘막을 성장시킬 수 있다. 일본국 특허 공개공보 제5-136048호에 개시된 방법에 따르면, 비정질 실리콘막에 1O에서 1OOnm 크기를 갖는 Si 입자를 고압의 질소 가스와 함께 산포하는 것에 의해 성장 핵이 형성된다. 상기 양 방법에 있어서, 비정질 실리콘막에 결정 성장을 위한 핵으로서 외부 물질을 선택적으로 도입하는 것에 의해, 고품질의 결정성 실리콘막이 결정성장되며, 여기에서 얻어진 결정성 실리콘막을 사용하여 반도체장치가 제조된다.
그러나, 일본국 특허 공개공보 제5-55142호 및 제5-136048호에 따르면, 도입된 외부 물질은 단순히 성장핵으로서 기능할 뿐이다. 더 자세하게는, 외부 물질은 핵의 생성 및 결정 성장중에 결정성의 방향의 제어에 기여하지만, 결정화를 위한 열처리 공정중에 야기되는 상술한 문제점들은 해결되지 않고 여전히 존재한다.
일본국 특허 공개공보 제5-55142호에 개시된 방법에 있어서, 결정화는 600℃ 온도에서 40시간의 열처리 수행에 의하여 실현된다. 반면에, 일본국 특허 공개공보 제5-136048호에 개시된 방법에 따르면, 650℃ 또는 그 이상의 온도에서의 열처리가 수행된다. 그러므로, 이 방법들은 실리콘-온(on)-절연체 (SOI)기판 또는 실리콘-온-사파이어(SOS) 기판에 적용가능하다. 하지만, 이런 기술에 따르면, 반도체장치를 제조하기 위하여 저가의 유리기판 상에 결정성 실리콘막을 형성하기가 어렵다. 예를 들어, 액티브 매트릭스형 액정표시장치에 사용되는 코닝 7059(제품명;코닝사 제품) 유리는 593℃ 유리 왜곡점을 갖는다. 따라서, 대형 기판의 처리를 고려할 경우, 상기 기판에 대해 600℃ 또는 그 이상의 온도에서 수행되는 열처리는 적절치 못하다.
상술한 다양한 문제점들을 해결하기 위하여, 본 발명의 발명자들은 결정화를 실현하는데 충분한 낮은 온도; 처리에 소요되는 시간의 단축; 입자 경계에서의 영향이 최소화되는 열처리를 통하여 결정성 실리콘막을 형성하는 방법을 발견하였다.
본 발명의 발명자들은 비정질 실리콘막의 표면에 니켈 또는 팔라듐과 같은 금속 원소의 미소량을 도입한 후 550℃에서 약 4시간동안 막을 열처리하는 것에 의해 비정질 실리콘막이 결정화될 수 있는 것을 발견하였다. 이러한 작용은 다음과 같이 이해될 수 있다. 먼저, 열처리의 초기 단계에서 결정 성장을 위한 핵으로서 금속 원소로부터 결정 핵이 생성된다. 그 후 상기 금속 원소들은 결정 성장을 위한 촉매로서 기능하여, 결정화를 급속히 촉진한다. 이하에서는 이러한 금속 원소들을 "촉매원소"라고 부르기로 한다. 이러한 촉매원소의 촉진제로서의 사용에 의하여 결정성장된 결정성 실리콘막은 일반적으로 사용되는 고체상 성장법에 의하여 성장된 결정 입자의 쌍 결정 구조와는 다르게, 복수의 침상 결정 및 주상 결정을 갖는다. 침상 결정 및 주상 결정 각각은 이상적인 단결정 상태이다.
본 발명의 발명자들은 상기 결정성 실리콘막을 소자영역으로서 사용하여 TFT를 제조하는 것에 의하여, 일반적으로 사용되는 고체상 성장법에 의하여 형성된 결정성 실리콘막을 사용한 경우와 비교하여 전계효과 이동도가 약 1.2배 증가한 것을 확인하였다.
추가하여, 본 발명의 발명자들은 또한, 비정질 실리콘막의 일부에 촉매원소를 선택적으로 도입한 후 상기 막을 열처리하는 것에 의하여, 상기 촉매원소가 도입된 영역에 대하여만 선택적으로 결정화될 수 있으며 반면 상기 촉매원소가 도입되지 않은 기타 영역은 비정질 실리콘 상태로 유지되는 것을 확인하였다. 게다가, 본 발명자들은 열처리 시간을 지속함에 의하여, 촉매원소가 선택적으로 도입된 영역으로부터 횡방향으로 즉, 기판의 표면에 평행한 방향으로 상기 비정질 실리콘막이 결정성장되는 현상을 발견하였다.
횡방향 결정성장 영역은 단일 방향으로 결정화된 침상의 결정 또는 기동 모양의 결정으로 가득차 있다. 그러므로, 이와 같은 영역은 촉매 원소의 직접 도입에 의하여 성장 핵이 랜덤하게 생성된 영역의 결정성보다 더 만족되는 결정성을 갖는다. 이 경우, 결정화에 기여하는 촉매원소는 침상 결정 또는 주상 결정의 상부 끝 부분 즉, 횡방향 결정성장 영역의 가장 끝 부분에 존재한다.
말하자면, 촉매원소들이 결정화에 유효하게 기여하면, 촉매원소들은 결정화가 현재 진행중인 결정성장 영역의 가장 끝 부분에만 존재하고, 횡방향 결정성장 영역내에는 촉매원소는 존재하지 않는다. 그러므로, 횡방향으로 결정화된 결정성 실리콘막내에 촉매원소의 농도는, 촉매원소의 직접 도입에 의하여 결정화된 영역 내의 촉매원소의 농도보다 (×10)크기 정도로 적다. 또한 촉매원소의 농도의 감소는 횡방향 결정성장 영역을 반도체장치의 기본 영역으로서 사용하는 것을 유용하게 한다.
본 발명자들에 의해 발견된 상술한 결정성장 방법이 효과적인 기술인 반면, 이 방법은 다음의 문제점들을 갖고 있다.
첫번째 문제점은 반도체장치 상에서 상기 촉매원소의 영향에 관한 것이다. 만일 상기 촉매원소가 반도체내에 많은 양이 존재하면, 이 반도체를 사용한 장치의 전기적 안정성 및 신뢰성이 바람직하지 않게 저하되는 것은 당연하다. 다시 말해서, 결정화의 촉진제로서 기능하는 촉매원소는 비정질 실리콘막을 결정성장시키기 위하여 필요하지만, 결정 성장된 실리콘막으로부터 촉매원소를 가능한 한 많이 제거하는 것이 바람직하다. 이 목적을 성취하기 위하여, 결정성 실리콘 내에서 매우 비활성인 경향의 촉매원소를 선택하고 결정화를 위하여 요구되는 촉매원소의 양을 가능한 한 크게 감소하는 것에 의하여, 촉매원소를 최소한으로 사용한 결정성장이 필요하다. 하지만 실은, 극히 적은 양의 촉매원소를 사용하는 저농도의 제어수행은 매우 어렵다.
두번째 문제점은 후속 처리 공정중에서 에칭 불량을 야기하는 원인이 되는 결정성 실리콘막의 대미지이다. 특히, 촉매원소를 직접 도입함에 의하여 랜덤으로 성장핵을 생성하도록 결정성장된 영역에 있어서, 촉매원소는 규소화물로 전환되고 입자 경계 부근에 비균일하게 분포된다. 사실, 결정성 실리콘막 등은 순수 결정성이 아니지만 여기에 결정성 실리콘 및 규소화물이 비균일하게 분포된다. 이러한 비균일 분포는 후속의 에칭 공정중 핀홀 등에 에칭 잔류물로 비균일 에칭을 야기하게 된다. 특히, 반도체장치를 제조하기 위하여 필수적인, 불화수소산을 사용한 에칭 공정의 수행 중에서, 상기 입자의 경계에 비균일하게 분포된 규소화물은 선택적으로 에칭되며 의도하지 않은 핀홀들이 형성된다.
촉매원소를 선택적으로 도입한 영역에서의 비정질 실리콘막의 횡방향 결정성장의 경우에 있어서, 만일 기본 영역(능동영역)으로부터 멀리 떨어진 영역이 촉매원소를 도입하는 영역으로서 선택되면, 상술한 에칭 불량은 기본 영역에서는 야기되지 않는다. 하지만, 촉매원소가 직접 도입된 영역 아래에 위치한 유리기판 또는 하부 막 상에 결정성 실리콘막에 형성된 핀 홀을 통하여, 에칭이 수행되기 때문에, 유사한 핀 홀이 유리기판 또는 하부 막에 바람직하지 않게 형성된다. 하부 막 또는 유리기판상에 핀 홀의 형성은 기판의 투명도를 감소하거나 또는 차후에 형성될 버스선의 단절을 야기하게 되므로, 생산 수율이 감소한다.
세번째 문제점은 소자의 배열에 관한 것이다. 이 문제점은 소자의 제조공정 단계에 촉매원소가 선택적으로 도입된 영역으로부터 비정질 실리콘막을 횡방향 결정성장에 의한 결정성 실리콘막으로 제조하는 경우에 있어서 특유한 것이다.
상술한 바와 같이, 소자영역의 일부분에 촉매원소가 직접 도입된 영역을 사용하는 것은, 그 영역의 촉매원소가 높게 농축되어 에칭공정이 균일하게 수행될 수 없으며 특히 상기 영역이 HF 에칭 공정중에 결정성 실리콘막을 크게 대미지시키기 때문에 불가능하다. 그러므로, 소자의 제조공정으로 비정질 실리콘막에 대한 횡방향 결정성장법을 적용하는 경우에 있어서, 현재의 마스크 설계는 촉매원소가 선택적으로 도입된 영역이 소자영역으로부터 완전히 떨어진 영역에 있도록 설계된다.
반도체장치의 집적화를 개선하기 위하여는, 반도체장치를 인접 소자영역간의 거리를 최소화하도록 설계하는 것이 중요하다. 하지만, 횡방향 결정성장 영역을 사용하는 경우에 있어서, 선택적으로 도입된 영역이 소자영역으로부터 멀리 있도록 요구되어, 선택적으로 도입된 영역의 배치가 장치의 고집적도에 대한 어려운 장애가 된다. 게다가, 그런 방법에 따르면, 횡방향 결정성장 영역의 면적은 전체 소자영역을 덮도록 충분히 클 것이 요구된다. 그러므로 결정 성장 거리는 결정성장 시간의 연장에 의하여 연장될 것이 요구되며, 도입된 촉매원소의 농도가 증가되며, 이것들은 장치의 제조공정에 대해 바람직하지 않다.
본 발명의 반도체 장치는, 절연성 표면을 갖는 기판; 및 상기 기판의 절연면상에 제공되고, 비정질 실리콘막을 결정화시켜 형성되는 소자영역을 포함한다. 상기 반도체 장치에 있어서, 상기 소자영역은, 상기 비정질 실리콘막의 결정화를 촉진시키기 위한 촉매원소의 선택적 도입에 의해 결정화된 선형 결정화 영역으로 부터 상기 선형 결정화 영역을 둘러싸는 영역까지 열처리를 행하여 상기 비정질 실리콘막을 결정화시킴으로써 형성된 횡방향 결정화 영역으로 구성되고, 상기 횡방형 결정화 영역과 상기 선형 결정화 영역중 적어도 하나에 있어서의 촉매원소의 농도는 선형 평면 패턴을 갖는 도입 설정 영역의 선폭에 의해 제어되며, 상기 선폭은 촉매원소를 선택적으로 도입시키도록 설정된다.
1실시예에 있어서, 상기 소자영역은 상기 횡방형 결정화 영역의 적어도 일부와 상기 선형 결정화 영역중 적어도 일부를 포함한다.
다른 실시예에 있어서, 상기 선형 평면 패턴을 갖는 도입 설정 영역의 선폭은, 상기 선형 결정화 영역에 있어서의 촉매원소의 농도가, 상기 소자영역에 대한 에칭공정에 의해 야기된 대미지가 상기 선형 결정화 영역, 상기 영역아래의 하부층, 또는 상기 기판에서 실질적으로 방지될 수 있는 농도이하로 되도록 선택된다.
또 다른 실시예에 있어서, 상기 선형 평면 패턴을 갖는 도입 설정 영역의 선폭은 약 20㎛이하이다.
또 다른 실시예에 있어서, 상기 선형 평면 패턴을 갖는 도입 설정 영역의 신폭은 약 1O㎛이하이다.
또 다른 실시예에 있어서, 상기 선형 결정화 영역의 적어도 일부는 상기 소자영역의 소자와 배선들사이의 콘택트영역의 적어도 일부로 사용되며, 상기 횡방향 결정화 영역의 적어도 일부는 상기 소자영역에 있어서의 소자의 특성을 규정하는 능동영역으로 사용된다.
또 다른 실시예에 있어서, 상기 막의 도입설정영역에 있어서의 촉매 원소의 농도가 1 × 1O17atoms/㎤ 이하이다.
또 다른 실시예에 있어서, 상기 횡방향 결정영역중 적어도 하나의 농도에 대한 상기 도입설정영역에 있어서의 촉매원소의 농도의 비가 1자리수의 크기 이하이다.
본 발명의 다른 양태에 의하면, 반도체 장치의 제조방법이 제공된다. 이 방법은, 기판상에 비정질 실리콘을 형성하는 공정; 상기 비정질 실리콘막이 형성되기 전 또는 후에, 촉매원소가 도입되는 영역이 선형 영역으로 되도록 상기 기판 또는 비정질 실리콘막내에 상기 비정질 실리콘막의 결정화를 촉진하기 위한 촉매원소를 도입하는 공정; 열처리에 의해 상기 촉매원소가 도입되는 비정질 실리콘막의 선형 영역을 선택적으로 결정화시켜, 선형 결정화 영역을 형성하는 공정; 열처리를 계속하여 기판의 표면에 실질적으로 평행한 방향으로 상기 선형 결정화 영역으로부터 상기 선형 결정화 영역을 둘러싸는 영역까지 상기 비정질 실리콘막을 결정화시켜, 횡방향 결정화 영역을 형성하는 공정; 및 상기 횡방형 결정화 영역을 사용하여 반도체 장치로서 사용되는 소자영역을 형성하는 공정을 포함하며, 상기 비정질 실리콘막을 결정화시킨 영역중의 촉매원소 농도가 선형의 평면 패턴을 갖는 도입 설정 영역의 선폭에 의해 제어되고, 상기 선폭은 촉매원소를 선택적으로 도입하도록 설정된다.
1실시예에 있어서, 상기 소자영역을 형성하는 공정은 상기 선형 결정화 영역 및 횡방향 결정화 영역의 양쪽을 모두 사용하여 상기 반도체 장치의 소자영역을 형성하는 공정을 포함한다.
다른 실시예에 있어서, 상기 촉매원소를 비정질 실리콘막내로 선택적으로 도입할때, 상기 선형 평면 패턴을 갖는 도입 설정 영역의 선폭은, 선형 결정화 영역의 촉매원소의 농도가, 상기 소자영역에 대한 에칭공정에 의해 야기된 대미지가 상기 선형 결정화 영역, 상기 영역아래의 하부층, 또는 상기 기판에서 실질적으로 방지될 수 있는 농도이하로 되도록 선택된다.
또 다른 실시예에 있어서, 상기 비정질 실리콘내로의 촉매원소의 선택적 도입은, 상기 도입 설정 영역의 선폭을 약 20㎛이하로 설정하여 행해진다.
또 다른 실시예에 있어서, 상기 비정질 실리콘내로의 촉매원소의 선택적 도입은, 상기 도입 설정 영역의 선폭을 약 1O㎛이하로 설정하여 행해진다.
또 다른 실시예에 있어서, 선형 결정화 영역이 상기 콘택트영역내에 포함되도록 소자영역에 있어서의 소자와 배선사이에 콘택트영역을 형성하는 공정; 및 선형 소자영역에 있어서의 소자의 특성을 규정하는 능동영역을 횡방향 결정화 영역에 형성하는 공정을 포함한다.
또 다른 실시예에 있어서, 상기 비정질 실리콘막의 결정화를 촉진하기 위한 촉매원소로서, Ni, Co, Pd, Pt, Cu, Ag, Au,In, Sn, Al 및 Sb로 구성되는 그룹에서 선택되는 적어도 하나의 원소가 사용된다.
또 다른 실시예에 있어서, 상기 비정질 실리콘막의 결정화를 촉진하기 위한 촉매원소로서 Ni, Co, Pd, Pt, Cu, Ag, Au,In, Sn, Al 및 Sb로 구성되는 그룹에서 선택되는 적어도 하나의 원소가 사용된다.
또 다른 실시예에 있어서, 상기 막의 도입설정영역에 있어서의 촉매 원소의 농도가 1 × 1O17atoms/㎤ 이하이다.
또 다른 실시예에 있어서, 상기 횡방향 결정영역중 적어도 하나의 농도에 대한 상기 도입설정영역에 있어서의 촉매원소의 농도의 비가 1자리수의 크기 이하이다.
본 발명의 반도체 장치에 있어서, 기판의 절연성표면상에 제공된 소자영역은, 결정화의 촉진제르 기능하는 촉매원소의 선택적 도입에 의해 결정화된 선형 결정화 영역으로부터 그 주변 영역까지 열처리에 의해 비정질 실리콘막을 결정화시킴으로써 형성된다. 따라서, 소자영역을 구성하기 위한 결정성 실리콘막은 일반적으로 사용되는 고상성장법에서 얻어지는 결정성보다 더 높은 결정성을 갖게 된다. 또한, 비정질 실리콘막의 가열에 의한 결정화는 촉매원소에 의해 촉진되기 때문에 고품질의 결정성 실리콘막을 높은 생산성으로 형성할 수 있다. 또한, 결정화에 요하는 가열온도가 600℃이하로 억제되기 때문에, 저렴한 유리기판을 사용할 수 있다.
또한, 촉매원소가 도입된 영역이 선형영역으로 되고 횡방향 결정성장에 기여하는 촉매원소가 도입영역 주변부에 존재하기 때문에 도입된 원소의 거의 모두가 결정성장에 기여하고 도입영역의 중앙부에 결정입계 등에 의해 트랩된 촉매원소가 감소될 수 있다.
또한, 상기 소자영역 및 선형영역의 적어도 일방에 있어서의 촉매원소의 농도는, 이 촉매원소를 선택적으로 도입하도록 설정된 선형의 평면 패턴을 갖는 도입 설정 영역의 선폭에 의해 제어되기 때문에, 이 도입설정영역의 선폭을 조정함으로써 촉매원소의 도입시 면밀도의 변경없이 도입영역의 잔류 촉매원소량의 절감이 가능하게 된다.
본 발명에 의하면, 촉매원소가 도입되는 도입설정영역의 선폭을 20㎛ 이하로 함으로써 실질적으로 도입설정영역의 선폭에 의한 막중 촉매원소 농도의 제어가 가능하게 되어, 촉매원소의 도입영역의 농도를 현저히 감소시키고 충분한 거리의 횡방향 결정성장 영역을 얻을 수 있다.
또한, 도입영역의 선폭이 상기치 이하이면, 도입영역 자체의 촉매원소량이 감소되기 때문에, 도입영역에서 횡방향으로 결정화되고 반도체 소자의 소자영역으로 되는 영역중에 있어서의 촉매원소 농도가 촉매원소의 도입방법에 크게 좌우되지 않고, 저레벨로 고정도로 제어할 수 있다.
본 발명에 의하면, 선헝의 평면 패턴을 갖는 도입설정영역의 선폭을, 결정화된 선형영역의 촉매원소 농도가 소자형성 공정에 있어서의 에칭처리의 악영향이 상기 선형영역이나 그 하측의 부재에 미치지 않는 정도의 농도 이하로 되도록 설정하기 때문에, 반도체 장치의 제조수율을 향상시킬 수 있다. 특히, 도입설정영역의 선폭을 1O㎛ 이하로 함으로써, 거의 모든 촉매원소 도입법에 있어서 촉매원소의 도입영역이 에칭처리에 의해 받는 대미지를 거의 받지 않게 된다.
그 결과, 대미지가 에칭공정에 의해 야기되기 쉽고 촉매원소의 농도가 높은 이유로 종래 방법에 따라 반도체소자 영역(소자영역)으로 사용될 수 없었던 도입영역의 결정성 실리콘막을 소자영역으로서 사용할 수 있다.
상기 횡방향 결정화 영역의 결정성은 촉매원소 도입영역의 그것보다 우수하다. 따라서, 본 발명에 의하면, 콘택트영역 또는 그의 일부를 상기 촉매원소 도입영역에 대한 결정성 실리콘막으로 형성하는 한편 소자의 특성을 규정하는 소자영역의 능동영역을 횡방향 결정성장 실리콘막으로 형성한다. 그 결과, 고성능의 반도체장치가 제조가능하게 된다. 또한, 상기 촉매원소 도입영역은 반도체 장치의 소자영역으로서도 사용될 수 있기 때문에, 반도체 장치가 고도로 집적될 수 있고 횡방향결정화 영역의 성장거리가 종래보다 짧게 되어, 스루풋을 향상시켜 예컨대 어닐링 시간을 단축시키고 코스트를 절감시킨다.
또한, 본 발명의 반도체 장치의 제조방법에 의하면, 비정질 실리콘막을 결정화시키기 위한 영역에 있어서의 촉매원소의 농도가, 이 촉매원소를 선택적으로 도입시키도록 설정된 선형 평면 패턴을 갖는 도입설정영역의 선폭에 의해 제어된다. 따라서, 도입설정영역의 선폭을 제어함으로써, 촉매원소의 도입시 면밀도를 증가시킴이 없이 도입영역에 잔류한 촉매원소량을 용이하게 감소시킬 수 있다.
또한, 기판의 절연성 표면에, 결정화의 촉진제로 기능하는 촉매원소를 도입한 영역에서 그 주변영역으로 열처리에 의해 비정질 실리콘막의 결정성장을 행하여 소자영역을 형성했다. 그 결과, 상기 소자영역이, 결정이 1방향으로 성장된 결정성이 우수하게 되고, 또한 상기 소자영역에 포함되는 촉매원소량도 더욱 감소될 수 있다.
또한, Ni, Co, Pd, Pt, Cu, Ag, Au,In, Sn, Al 및 Sb로 구성되는 그룹에서 선택되는 적어도 하나의 원소가 상기 비정질 실리콘막의 결정화를 촉진하기 위한 촉매원소로서 사용될 경우, 결정화를 촉진하기 위해 미량의 원소만 필요한 장점이 있다.
따라서, 상기 본 발명은 횡방향 결정화를 위한 선택적 도입영역에 촉매원소를 효율적으로 이용하고 상기 선택적 도입영역에 있어서의 잔류 촉매원소의 농도를 감소시키기 위해 간단한 방법에 따라 촉매원소의 농도를 제어함으로써 고성능의 반도체 장치를 제공하며, 높은 생산수율로 상기 반도체 장치의 안정한 제조방법을 제공하는 특징이 있다.
이하, 본 발명의 기본적 원리를 설명한다.
결정화의 촉진제로서 촉매원소를 사용하는 것에 의한 비정질 실리콘막의 결정성장을 위한 종래의 방법에 따르면, 비정질 실리콘막에 도입되는 촉매원소의 양은 도입법 자체에 의하여 제어된다. 하지만, 본 발명에 따르면 촉매원소의 농도는 종래 방법에서와 같이 도입법 자체에 의하여 제어되지 않고 선택도입영역의 선폭에 의하여 제어된다. 다시 말해서, 촉매원소에 대한 선택도입영역의 면적의 감소에 의하여, 촉매원소의 농도는 전체적으로 감소되며, 종래 방법으로서의 도입법 자체에 의하지 않고 촉매원소에 대한 선택도입영역의 패턴 크기를 최적값으로 설정하는 것에 의하여, 촉매원소의 농도가 제어된다.
비정질 실리콘막의 결정성장을 촉진하는 촉매원소가 선택적으로 도입되고 막이 열처리되는 경우에 있어서, 도입 영역내에서 성장핵으로서 기능하는 촉매원소로부터 최초로 결정성장이 생성된다. 이 경우에, 결정핵의 생성 상태가 촉매원소의 도입 방법의 선택에 의해 변화할 수 있으므로 결정핵은 기본적으로 랜덤하게 생성된다. 도입 영역이 결정성장 완료된 후에, 도입 영역을 둘러싸는 영역으로 횡방향 결정성장이 이행된다.
본 발명자들에 의해 얻어진 결과에 따르면, 결정핵의 랜덤한 생성에 의해 결정성장된 영역의 일부분에(특히, 입자 경계내에) 다수의 촉매원소가 남아있기 때문에, 촉매원소가 도입된 영역내의 횡방향 결정성장에 모든 촉매원소가 기여하지 않는다. 말하자면, 횡방향 결정성장에 기여하는 촉매원소는 도입영역의 주번부에만 존재하는 반면, 도입영역의 중심부의 촉매원소는 입자 경계 등에 의해 트랩(trap)되며 도입영역의 중심부에 잔류한다.
추가하여, 종래 방법에 따르면, 촉매원소의 농도는 도입법 자체에 의하여 제어된다. 그러므로 도입영역내에 잔류하는 촉매원소의 양을 감소시키기 위하여, 도입되어야 하는 촉매원소의 양이 감소될 수 밖에 없었다. 하지만, 만일 도입되는 촉매원소의 양이 감소되면, 횡방향 결정성장을 위해 사용될 수 있는 촉매원소의 양도 역시 같은 비율로 감소되어, 충분히 긴 횡방향 결정성장 거리가 얻어질 수 없으므로 반도체장치를 제조하는 것이 어렵게 된다.
본 발명에 따르면 촉매원소는 선형 패턴을 형성하도록 한정된 영역에 도입되며, 촉매원소가 도입된 영역의 선폭이 제어되어, 도입영역내에 촉매원소를 횡방향 결정성장을 위해 유효하게 활용한다. 그 결과로서, 충분히 긴 횡방향 결정성장 거리를 얻는 동안에도 도입영역의 잔류 촉매원소의 양은 상당하게 감소 가능하다. 종합하면, 본 발명의 원리적 특성은 촉매원소를 위한 도입영역이 선형 패턴을 갖도록 한정되며 상기 선형 패턴의 선폭이 제어된다는 점에 있다. 그러므로 본 발명의 효과는 단순히 도입영역의 면적으로 감소하여서는 얻을 수 없는 것이다.
제5도는 일정 도입법에 따라 선형 도입영역의 선폭을 변화시킴에 의하여 촉매원소가 비정질 실리콘막에 도입되고 막을 횡방향으로 결정 성장하도록 열처리한 촉매원소 도입영역 및 횡방향 결정성장 영역내의 촉매원소의 농도를 보이는 그래프이다. 제5도에서, 가로좌표는 촉매원소 도입영역의 선폭을 나타내며, 세로좌표는 결정성 실리콘막의 촉매원소의 농도를 나타낸다.
제5도에서 보인 바와 같이, 촉매원소의 농도는 일정하게 되며 촉매원소 도입영역의 선폭이 특정 값(20㎛) 또는 이 이상일 때 포화되며, 상기 선폭이 상기 값보다 작을 때는 촉매원소의 농도가 감소한다. 막에서의 촉매원소의 농도는 촉매원소 도입영역에서 특히 감소한다. 이러한 감소의 이유는 다음으로 이해할 수 있다. 만일 도입영역의 선폭이 작으면, 도입영역의 주변부에 존재하는 촉매원소의 양에서 횡방향 결정성장에 사용가능한 부분이 전체 도입영역에 존재하는 모든 촉매원소의 양에 비교하여 커지기 때문이다. 횡방향으로 결정성장된 영역에서, 선폭이 약 20㎛ 또는 이보다 작을 때에는 비록 그 감소가 도입영역에서처럼 크지 않지만, 촉매원소의 농도는 역시 감소한다.
일정도입법에 의한 촉매원소의 도입은 기판의 표면상의 촉매원소의 표면밀도가 촉매원소의 도입 직후에 일정해야 한다는 것을 의미한다. 말하자면, 비정질 실리콘막에 직접 도입된 촉매원소의 양은 도입된 촉매원소의 표면밀도와 선택적 도입영역의 면적을 서로 곱하여 얻어진 값에 의하여 나타내어질 수 있다. 그러므로, 도입된 촉매원소의 표면밀도가 일정하고 도입영역에서 촉매원소의 충분한 양이 횡방향 결정성장에 사용될 수 있다면, 횡방향 결정성장에 사용가능한 촉매원소의 농도와 횡방향으로 결정성장된 영역에서의 촉매원소의 농도는 도입영역의 면적이 적어질수록 감소될 수 있다. 여기에서의 "면적"은 선형 도입영역의 선폭에 관한 것이며, 도입영역에서의 촉매원소는 도입영역의 면적을 단순히 감소하여서는 횡방향 결정성장에 효과적으로 기여하지 않는다는 것에 유의하여야 한다.
그러므로, 제5도에 보인 바와 같이, 촉매원소의 도입영역의 선폭은 바람직하게는 20㎛ 또는 이보다 작은 것이다. 이 경우에, 막에서의 촉매원소의 농도는 선폭을 조절함으로서 제어가능하며; 도입영역에서의 촉매원소의 농도는 상당히 감소될 수 있으며; 충분히 긴 거리의 횡방향 결정성장 영역을 얻을 수 있다.
반면에, 세로 방향을 따른 도입영역의 크기 즉, 선폭은 형성하고자 하는 소자의 크기에 따른 다양한 값으로 설정될 수 있다. 하지만, 틈새의 길이는 약 20㎛보다 작지 않은 것이 요구되며, 틈새의 길이가 120㎛ 또는 그 이상일 때에는 횡방향 결정성장은 틈새의 길이에 더이상 의존되지 않는다.
게다가 도입영역의 선폭이 상기 값보다 작거나 같을 때, 도입영역자체에서의 촉매원소의 양은 감소된다. 그러므로, 도입영역으로부터 횡방향으로 결정성장되고 반도체장치의 소자영역이 된 영역에서의 촉매원소의 농도는, 촉매원소의 도입 방법에 의하여 크게 영향받지 않고 저레벨로 정확하게 제어될 수 있다.
게다가, 촉매원소 도입영역의 선폭을 촉매원소 도입영역 또는 하부막에 결정성장 후에 소자를 조립하는 에칭공정에 의하여 주어지는 대미지를 방지하기에 충분한 낮은 레벨로 하면, 도입영역에서 버스선 등의 끊어짐이 방지될 수 있으므로, 반도체장치의 생산수율이 상당히 증가된다.
본 발명자들은 막에서의 촉매원소의 농도가 약 1 × 1O17atoms/㎠ 또는 그 이상일 때 에칭공정에 의해 대미지가 실제로 야기되는 것을 확인하였다. 그러므로, 상기 막의 도입영역에서의 촉매원소의 농도가 약 1 × 1O17atoms/㎠ 보다 낮아지도록 도입영역의 선폭을 제어함에 의하여, 상기 목적이 달성될 수 있다. 제5도에서 보인 바와 같이, 도입영역의 선폭이 약 10㎛ 또는 이 이하일때, 상기 막의 도입영역에서의 촉매원소의 농도는 상기 값보다 낮아진다. 촉매원소의 도입 방법에 따라 야기되는 약간의 차이가 있지만, 도입영역에서의 에칭공정에 의하여 야기되는 대미지를 상당하게 제거하는 것이 가능하며, 대부분의 경우에서 선폭을 약 10㎛보다 작거나 같게 설정하면서 촉매원소를 도입하는 것에 의하여 반도체장치의 생산수율을 개선하는 것이 가능하다.
종래 방법에 따르면, 대미지는 에칭공정에 의하여 야기되기 마련이며 결정성 실리콘막의 도입영역에서의 촉매원소의 농도가 높기 때문에, 상술한 것과 같이 상기 도입영역은 소자영역(또는 반도체장치 영역)으로서 사용될 수 없다. 하지만, 본 발명에 따르면 결정성 실리콘막의 도입영역은 소자영역으로 사용될 수 있다. 횡방향 결정성장 영역의 결정화도는 촉매원소의 도입영역의 그것보다 우수하다. 그러므로 소자의 특성을 규정하는 소자영역의 능동영역은 횡방향으로 결정성장된 실리콘막에 바람직하게 형성되며, 반면 콘택트영역 또는 부분은 촉매원소의 도입영역에 대한 결정성 실리콘막에 바람직하게 형성된다. 그 결과로서, 소자의 배치에 관한 상술한 문제점들이 해결가능하며; 반도체장치가 고집적 가능하며; 횡방향 결정성장 영역의 성장거리가 종래의 거리보다 짧아지므로, 처리량의 증가 즉, 어닐링 시간의 단축 및 비용의 절감을 가져온다.
본 명세서에서, "능동영역"은 소자영역에 형성되고 소자의 특성을 직접 규정하는 영역에 관한 것이다. 예를 들어, M0S 트랜지스터에 있어서, "능동영역"은 채널 영역이며 그를 포함하는 영역은 캐리어의 이동도에 영향을 주는 영역이다. 반면에, 본 명세서에서, "소자영역"은 상기 "능동영역"을 포함하는 영역이며 소자의 특성을 직접 규정하지 않는 영역을 포함하는 영역이다. 예를 들어, M0S 트랜지스터에 있어서, "소자영역"은 채널 영역을 포함할 뿐만 아니라 소스영역과 드레인영역 사이의 콘택트영역, 소스영역과 상기 선 사이의 콘택트영역, 및 드레인영역과 상기 선 사이의 콘택트영역 등등을 포함한다.
본 발명에 따르면, 비정질 실리콘막의 결정화를 촉진하기 위한 촉매원소로서 Ni를 사용하는 경우 가장 뛰어난 효과를 얻을 수 있다. 대안으로서, 만일 Co, Pd, Pt, Cu, Ag, Au, In, Sn, Al, 및 Sb를 포함하는 그룹으로부터 선택된 적어도 하나의 원소가 촉매원소로서 사용되면, 상기 원소의 단지 적은 양으로도 결정성장이 촉진된다. 이에 의하면, 반도체장치는 도입된 촉매원소에 의하여 크게 영향받지 않는다.
이하에서는, 본 발명을 첨부된 도면을 참조하여 도시되는 실시예에 의하여 설명하고자 한다.
[실시예 1]
제1a도 및 1b도는 본 발명의 실시예 1의 반도체 장치 및 그의 제조방법을 나타내는 평면도이다. 제2a도 내지 2f도는, 제1a도의 A-A'선을 따라 취해진, 본 발명의 실시예 1의 TFT 제조공정들을 나타내는 단면도이다.
제2f도에 도시된 바와같이, 반도체 장치(100)는 N형 TFT를 포함한다. 이 TFT(10)는 실리콘 산화막과 같은 절연성 하부막(102)을 통해 유리기판(1O1)상에 형성된다. 상기 TFT(1O)를 구성하는 섬모양 결정성 실리콘막(103i)이 절연 하부막(102)상에 형성된다. 섬모양 결정성 실리콘막(103i)의 중앙부분에 채널영역(110)이 형성되고, 그의 양측면에 소스영역(111) 및 드레인 영역(112)이 형성된다. 알루미늄으로 된 게이트전극(108)이 게이트 절연막(107)을 통해 채널영역(110)상에 제공된다. 게이트 전극(108)의 표면은 산화물층(109)으로 피복된다. TFT(10)의 전면은 층간 절연막(113)으로 피복되며, 소스영역(111) 및 드레인영역(112)에 상응하는 부분들에 층간 절연막(113)을 통해 콘택트홀(113a)이 형성된다. 상기 소스영역(111)과 드레인영역(112)은 각각 콘택트홀(113a)을 통해 전극배선(114, 115)에 접속된다.
제1a도에 도시된 바와같이, 결정성 실리콘막(103i)은, 비정질 실리콘막(103)이 그의 결정화를 조장하는 촉매원소가 선택적으로 도입되는 선형영역에서 그 영역의 주변영역으로 기판표면과 평행한 방향(106)을 따라 열처리에 의해 결정성장이 진행됨에 의해 얻어진다. 결정성 실리콘막(103i)은 결정립이 단결정 상태인 침상(針狀)결정 또는 주상(柱狀)결정으로 구성된다. 결정성 실리콘막(103i)의 촉매 요소의 농도는 그 촉매요소들이 선택적으로 도입될 때 통과하는 마스크의 구멍(또는 스루홀)(104h)의 선폭(104w)에 의해 제어된다.
이 실시예의 TFT(1O)는 액티브 매트릭스형 액정표시장치의 드라이버 회로 및 화소부분을 구성하는 소자로서 이용될 뿐만 아니라, 상기 회로들과 화소부분들을 동일기판상에 형성한 중앙처리유닛(CPU)을 구성하는 소자로서도 사용될 수 있다. 상기 TFT는 액정표시장치만이 아니라 소위 박막 집적회로에 적용될 수 있다.
다음, 상기 TFT(1O)제조방법에 대해 설명한다.
먼저, 약 200nm의 두께를 가진 산화실리콘으로 된 하부막(102)을 스퍼터링법등에 의해 유리기판(101)상에 형성한다. 이 실리콘 산화막은 유리기판(101)에서 불순물이 확산함을 방지하도록 제공된다. 다음, 대략 25-100nm, 예컨대 80nm의 두께를 가진 진성(I형) 비정질 실리콘막(a-Si막)(103)을 감압 화학 기상증착법(LPCVD) 또는 플라즈마 CVD법에 의해 성막한다.
다음, 산화실리콘막 또는 질화실리콘막과 같은 절연성박막이 a-Si막(103)상에 퇴적된 다음 마스크(104)를 형성하도록 패터닝된다. a-Si막(103)의 슬릿형 영역(100a)은 마스크(104)의 스루홀(104h)을 통해 노출된다. 즉, 제2a도에 도시된 바의 상태인 상기 장치(100)를 윗쪽에서 보면, 제1a도에 도시된 바와같이, 슬릿형 a-Si막(103)이 스루홀(104h)을 통해 영역(100a)에서 노출되는 반면에, 다른 영역들은 여전히 마스크된 상태로 존재한다.
후속 공정에서 촉매원소 도입영역으로 작용하는 영역의 스루홀(104h)의 선폭(104w)이 본 발명의 중요한 점이다. 그 선폭(104w)은 20㎛ 이하로 설정되는 것이 바람직하고, 더 바람직하게는 1O㎛ 이하이다. 이 실시예에서, 선폭(104w)은 10㎛로 설정된다. 슬릿(스루홀)의 길이는 이 실시예에서 약 120㎛로 설정되며, 전술한 이유때문에 약 120㎛ 이상으로 설정되는 것이 바람직하다. 스루홀의 형태는 완전히 직선형상일 필요는 없고, 스루홀이 선형적으로 연장하는한 약간의 만곡은 문제가 안된다. 또한, 상기 스루홀은 그의 선폭이 각 위치에서 변경되도록 형성될 수 있다.
이 실시예에서, TFT(10)는 소스영역(111)과 드레인영역(112)이 횡방향 결정성장 방향(106)에 평행하게 배치되도록 제조된다. 이와 다르게, 소스영역(111)과 드레인영역(112)이 제1b도에 도시된 바와같이, 상기 방향(106)에 직교하는 방향으로 배치되더라도, TFT는 어떤 문제도 야기하지 않고 동일 방식으로 제조될 수 있다.
마스크(104)가 형성된 후, 제2b도에 도시된 바와같이, a-Si막(103)의 노출된 영역(100a)이 니켈함유수용액(105)과 접촉하도록 기판(101)이 보유된다. 이 실시예에서, 상기 수용액(105)은 용질로서 초산 니켈을 이용하고 그 수용액중의 니켈농도는 1OOppm으로 설정된다. 다음, 상기 수용액(105)이 기판(101)의 전면에 균일하게 도포되어 건조된다. 이 공정을 실행함에 의해, 니켈이 a-Si막(103)의 노출된 영역(1OOa)으로 선택적으로 도입된다. 그 후, 상기 막은 불활성 분위기하에서 550℃의 온도로 16시간동안 어닐링 처리되어 결정화된다.
이 경우에, 영역(100a)에서는, a-Si막(103)의 표면에 첨가된 니켈을 핵으로 하여, 기판(101)에 수직한 방향으로 비정질 실리콘막(103)의 결성화가 발생되고, 결정성 실리콘 영역(103a)이 형성된다. 이때, 상기 영역(100a) 이외의 영역에서는, 니켈이 마스크(104)에 의해 차단되어 마스크 아래의 a-Si막(103)에 도달될 수 없다. 그후, 제2c도에 화살표(106)로 나타낸 바와같이, 상기 영역(100a)으로부터 그 영역(1OOa)을 둘러싸고 있는 영역으로 횡방향(또는, 기판에 평행한 방향)으로 결정성장이 진행되어, 횡방향으로 결정성장된 결정성 실리콘막(103b)이 형성된다. 비정질 실리콘막(103)의 다른 영역들은 비정질 실리콘막 영역(103c)으로 존재한다.
횡방향 결정성장된 결정성 실리콘막(103b)중의 니켈 농도는 2 × 1016atoms/㎤ 정도이고, 소위 시드영역(seed region)이라고 하는, 직접 니켈을 도입하여 결정성장된 결정성 실리콘막의 영역(103a)중의 니켈농도는 1 × 1017atoms/㎤ 정도이다. 이에대해, 종래와 같이 촉매원소의 도입폭(104w)을 제어하지 않는 경우 (104w＞20㎛)에는, 횡방향 결정성장된 결정성 실리콘막(103b)중의 니켈농도는 5 × 1016atoms/㎤ 이고, 도입영역(103a)중의 니켈농도는 1 × 1018atoms/㎤ 정도이다.
따라서, 본 발명에 따르면, 횡방향 결정성장영역(103b)의 니켈농도는 종래방법에 의해 얻어진 농도의 약 절반으로 억제되며, 도입영역(103a)의 농도는 1디지트(digit) 이상 감소될 수 있다. 또한, 상기 결정성장의 경우에, 화살표(106)로 표시된 기판과 평행한 방향의 결정성장의 거리는 80㎛ 정도이다.
다음, 제2d도에 도시된 바와같이, 상기 마스크(104)를 제거하고 불필요한 부분의 비정질 실리콘막(103)을 제거하여 각 TFT들을 분리함으로써, 후에 TFT의 소자영역(소스, 드레인 영역 및 채널영역)으로 되는 섬모양의 결정성 실리콘막(103i)이 형성된다. 이 실시예에서, 마스크(104)는 완충된 불화수소산(BHF)을 이용한다. 그러나, 이 실시예에서 에칭프로세스에 의한 니켈도입영역(1OOa)의 대미지(damage)는 나타나지 않는다. 한편, 종래 방법에 따르면, 마스크(104) 제거의 경우에, 니켈도입영역(100a) 하층의 하부막(102)에서 핀홀등의 에칭 대미지 부분이 관측된다.
다음에, 상기 소자영역으로 되는 결정성 실리콘막(103i)을 피복하도록 두께 20-150nm, 예컨대 이 실시예에서 100nm으로 된 산화 실리콘막을 게이트 절연막(107)으로 성막한다. 산화 실리콘막의 형성은 테트라 에톡시 오르토 실리케이트(TEOS)를 원료로 하여, 그것을 산소와 함께 기판온도 150-600℃, 바람직하게는 300-450℃로써, RF 플라즈마 CVD법에 의해 분해, 퇴적하여 형성한다. 또한, 상기 산화 실리콘막은 TEOS를 원료로 하여, 그것을 오존가스와 함께 감압 CVD법 또는 상압 CVD법에 의해 기판은도를 350-650℃, 바람직하게는 400-550℃로 가열하여 분해, 퇴적함에 의해 형성할 수 있다. 이러한 산화실리콘막 성막후, 게이트 절연막 자체의 벌크특성 및 결정성 실리콘막과 게이트 절연막 사이의 계면특성을 향상시키기 위해, 불활성 가스 분위기하에서 400-600℃로 30-60분간 어닐링을 행한다.
그 후, 스퍼터링법에 의해, 두께 400-800nm, 예컨대 600nm의 알루미늄을 산화 실리콘막상에 성막한다. 그 알루미늄막을 패더닝하여 게이트 전극(108)을 형성한다. 그 알루미늄 게이트 전극(108)의 표면을 양극산화하여, 그 표면에 산화물층(109)을 형성한다(제2e도). 이때, 양극산화는 주석산이 1-5% 함유된 에틸렌글리클 용액중에서 행하는데, 최초의 일정전류를 공급하여 220V까지 전압을 상승시키고, 그 상태를 1시간 유지하여 처리를 완료한다. 얻어진 산화물층(109)의 두께는 200nm으로 된다. 또한, 이 산화물층(109)의 두께가 후속 이온도핑공정에서 오프셋 게이트영역의 길이를 규정하게 됨으로써, 오프셋 게이트영역의 길이를 상기 양극산화공정에서 제어할 수 있다.
다음, 이온도핑법에 의해 게이트 전극(108)과 그 게이트 전극(108)을 피복하는 산화물층(109)을 마스크로 하여, 소자영역에 불순물(인)을 주입한다. 도핑가스로는, 포스핀(PH3)을 이용하고, 가속전압을 60-90KV, 예컨대 80KV, 도즈량을 1 × 1015- 8 × 1015cm-2, 예컨대 2 × 1015cm-2로 설정한다. 이 공정에 의해 불순물이 주입된 영역(111, 112)은 후에 TFT(10)의 소스, 드레인영역으로 되며, 게이트 전극(108) 및 그 주변의 산화물층(109)에 의해 마스크된 불순물이 주입되지 않은 영역(110)은, 후에 TFT(1O)의 채널영역으로 된다.
그 후, 제2e도에 도시된 바와같이, 레이저광의 조사에 의해 어닐링을 행하고, 이온주입된 불순물의 활성화를 행함과 동시에, 상기 불순물 도입공정에서 결정성이 열화된 부분의 결정성을 개선시킨다. 이 조사공정에서 사용하는 레이저로는 XeCl 엑시머 레이저(파장 308nm, 펄스폭 40nsec)를 이용하고, 에너지밀도 150-400mJ/㎠, 바람직하게는 200-250mJ/㎠로 조사한다. 이와같이 형성된 N형 불순물(인) 영역(111, 112)의 시트저항은 200-800Ω/□로 된다.
이어서, 두께 600nm의 산화 실리콘막 또는 질화 실리콘막을 층간 절연막(113)으로 형성한다. 산화 실리콘막을 이용하는 경우에는, TEOS를 원료로 하여, 그것과 산소를 이용하는 플라즈마 CVD법, 또는 그것과 오존을 이용하는 감압CVD법 또는 상압CVD법에 의해 산화 실리콘막을 퇴적하면, 단차피복성이 우수한 양호한 층간절연막이 얻어진다. 또한, SiH4및 NH3를 원료로 하여, 플라즈마 CVD법으로 성막된 질화 실리콘막을 이용하면, 소자영역/게이트 절연막의 계면으로 공급되는 수소원자에 의해 댕글링 본드(dangling bond)를 제거할 수 있고, TFT특성의 열화가 효과적으로 억제될 수 있다.
다음에, 층간절연막(113)에 선택적인 에칭처리를 실시하여 콘택트홀(113a)을 형성하고, 금속재료, 예컨대 질화티탄과 알루미늄의 이층막에 의해 TFT의 전극배선(114, 115)을 형성한다·이때, 질화티탄막은 알루미늄이 반도체층으로 확산하는 것을 방지하는 베리어막으로 형성된다. 마지막으로, 1기압의 수소분위기하에서 350℃로 30분간의 어닐링을 행하여, 제2f도에 도시한 TFT(10)를 완성시킨다.
상기 TFT를 화소전극용 스위칭소자로서 이용하는 경우에는, 전극(114, 115)중 일방을 산화 인듐 주석(ITO)등 투명도전막으로 된 화소전극에 접속하고, 타방 전극으로 신호를 입력한다. 또한, 상기 TFT를 박막집적회로에 이용하는 경우에는, 게이트전극(108)상에도 콘택트홀을 형성하고, 필요한 배선을 실시하면 된다.
이상의 실시예에서 제조된 N형 TFT는 종래 TFT와 다르게, 니켈도입영역(100a)의 하부막(102), 또는 유리기판(101)으로의 대미지가 발생되지 않고, 그 결과 버스라인의 단선불량이 감소되고, 수율이 크게 향상된다. 또한, TFT특성도 크게 향상된다. 예컨대 촉매원소에 의해 특히 문제로 되는 TFT 오프 영역에서의 리크전류는 종래의 10-15pA에 비해 5pA정도까지 감소된다.
전술한 바와같이, 본 실시예의 반도체장치에서는, 기판의 절연성 표면상에 설치되는 소자영역(103i)이, 비정질실리콘막(103)의 결정화를 조장하는 촉매원소가 선택적으로 도입되는 결정화된 영역(103a)에서 그의 주변영역으로의 가열에 의한 비정질 실리콘막(103)의 결정성장에 의해 형성된다. 따라서, 상기 소자영역을 구성하는 결정성 실리콘막(103b)이 통상의 고상성장법으로 얻어진 결정성보다 훨씬 더 높은 결정성을 갖게된다.
또한, 촉매원소가 도입된 영역이 선형영역(103a)으로 되고, 횡방향 결정성장에 기여하는 촉매원소가 도입영역 주변 단부에 존재하게 됨으로써, 도입된 촉매원소 대부분이 결정성장에 기여하게 되어 도입영역의 중앙부에서 결정입계등에 의해 트랩되어 잔존하는 촉매원소를 감소시킬 수 있다.
또한, 상기 소자영역(103i) 및 선형영역(103a)은 그의 촉매원소농도가 마스크(104)의 스루홀(104h)의 선폭(104w)에 의해 제어됨으로써, 스루홀(104h)의 선폭(104w)을 조정함에 의해, 촉매원소도입의 경우에 막표면밀도를 변경시키지 않고, 도입영역(1OOa)에서의 결정성실리콘막(103a)의 잔류촉매원소량을 감소시킬 수 있다.
이 실시예에서는, 스루홀(104h)의 선폭(104w)을 10㎛이하로 하기 때문에, 도입영역(103a)의 촉매원소의 농도를 크게 감소시킬 수 있고 충분한 거리의 횡방향 결정성장영역(103b)을 얻을 수 있다. 또한, 도입영역 자체의 촉매원소량이 감소되기 때문에, 반도체소자의 소자영역으로 되는 횡방향 결정성장영역(103b)중에 있는 촉매원소농도가, 촉매원소의 도입방법에 크게 좌우되지 않게 되어, 낮은 레벨로 고정밀도로 제어될 수 있다.
또한, 스루홀(104h)의 선폭(104w)은 결정화된 선형영역(103a)의 촉매원소농도가 소자형성시의 에칭처리의 악영향이 선형영역 또는 그의 하측의 부재에 미치지 않을 정도로 충분히 낮은 값으로 설정될 수 있도록 선택되기 때문에, 반도체장치의 수율이 크게 향상될 수 있다. 즉, 대부분의 촉매원소도입법에 있어서, 촉매원소의 도입영역 및 그 영역 하측의 부재의 에칭처리에 의해 받는 대미지를 사실상 제거할 수 있다.
이 실시예의 반도체 장치의 제조방법에서는, 비정질실리콘막을 결정화시키는 영역중의 촉매원소농도를 마스크(104)의 스루홀(104h)의 선폭(104w)에 의해 제어할 수 있다. 따라서, 선폭(104w)을 조정함에 의해, 촉매원소 도입시의 막표면밀도를 변경시키지 않고, 간단하게 도입영역(1OOa)의 잔류촉매원소량을 감소시킬 수 있다. 또한, 비정질실리콘막(103)의 결정화를 조장하는 촉매원소가 도입되는 영역에서 그의 주변영역으로 가열처리에 의한 결정성장을 행하여 소자영역(103i)을 형성한다. 그 결과, 소자영역의 결정성은 결정이 일방향을 따라 성장되는 경우에 양호하게 되고, 상기 소자영역에 함유된 촉매원소량도 더욱 감소될 수 있다.
또한, 비정질 실리콘막(103)의 가열처리에 의한 결정화가 촉매원소에 의해 촉진되기 때문에, 고품질의 결정성 실리콘막을 생산성이 양호하게 형성할 수 있다. 또한, 결정화에 필요한 가열온도가 600℃ 이하로 억제되기 때문에, 저렴한 유리기판을 사용할 수 있다.
그 결과, 리크전류가 억제되는 안정된 특성의 고성능반도체 소자를 실현하여, 집적도가 높은 고성능반도체 장치를 간편한 제조공정을 실행함에 의해 고수율로 형성할 수 있다.
[실시예 2]
제3도는 본 발명의 제2실시예의 반도체장치 및 그의 제조방법을 설명하는 평면도이다. 제4a도 내지 4e도는, 제3도의 B-B'선 부분에 대응하는 단면도로서, 본 실시예의 TFT의 제조방법을 공정순으로 나타낸다.
제4e도에서, 본 실시예의 반도체장치(200)는 액티브매트릭스형 액정표시장치의 주변구동회로 또는 일반적인 박막집적회로를 구성하는 상보적인 금속 산화물 반도체(CM0S) 구성의 회로(20)를 가진다. 이 회로(20)는 N형 TFT(21) 및 P형 TFT(22)를 상보적인 동작을 행하도록 접속한 것으로, 유리기판(201)상에 구성된다.
N형 TFT(21)와 P형 TFT(22)는 각각 유리기판(201)상에 산화 실리콘막등의 절연성 하부막(202)을 통해 형성된다. 절연성하부막(202)상에는, 상기 각 TFT(21,22)를 구성하는 섬모양의 결정성 실리콘막(소자영역)(203n,203p)이 인접하게 형성되어 있다. 그 결정성 실리콘막(203n,203p)의 중앙부분은 각각 N채널영역(210) 및 P채널영역(211)으로 되어 있다. 상기 결정성 실리콘막(203n)의 좌우측부분에는 N형TFT의 N형 소스, 드레인영역(212,213)이 형성된다. 상기 결정성 실리콘막(203p)의 좌우측부분에는 P형 TFT의 P형 소스, 드레인영역(214,215)이 형성된다.
상기 N채널영역(21) 및 P채널영역(211)상에는 게이트절연막(207)을 통해 알루미늄 게이트전극(208,209)이 설치된다. 또한, 상기 TFT(21,22)는 전면이 층간절연막(216)에 의해 피복되어 있고, 그 층간절연막(216)의 N형 TFT(21)의 소스, 드레인 영역(212,213)에 대응하는 부분에는 콘택트홀(216n)이, 또한 층간절연막(216)의 P형 TFT(22)의 소스, 드레인 영역(214,215)에 대응하는 부분에는 콘택트홀(216p)이 각각 형성된다. 상기 N형 TFT(21)의 소스, 드레인 영역(212,213)은 그의 콘택트홀(216n)을 통해 전극배선(217,218)에 접속되어 있다. 또한, 상기 P형 TFT(22)의 소스, 드레인 영역(214,215)은 상기 콘택트홀(216p)을 통해 전극배선(218,219)에 접속된다.
본 실시예에서는, 상기 소자영역(203n,203p)이 비정질 실리콘막(203)의 결정화를 조장하는 촉매원소가 선택적으로 도입되는 선형영역(200n,200p)을 포함하고, 선형영역에서 그의 주변영역으로의 가열처리에 의한 결정성장에 의해 형성되며, 그 소자영역(203n,203p)에서는 그의 촉매원소농도가 촉매원소를 선택적으로 도입하는 선형영역(200n,200p)의 선폭에 의해 제어된다.
따라서, 본 실시예에서 TFT(21,22)는, 촉매원소가 직접 도입되는 선형영역(촉매원소도입영역)(200n,200p)을 결정화함에 의해 형성된 결정성 실리콘막(203a)이 소자영역(203n,203p)의 일부로 사용되는 레이아웃으로 되어 있다.
이에 대해, 종래의 결정성장기술을 이용하여 CM0S회로를 제작하는 경우의 TFT 소자영역의 레이아웃은 제6도에 도시한 구성으로 된다. 즉, 제6도에 도시된 종래방법에서는, 촉매원소가 직접 도입되는 도입영역(300)을 소자영역(303n, 303p)의 외측에 배치하도록 되어 있기 때문에, N형 TFT의 소자영역(300n)과 P형 TFT의 소자영역(303p)의 선폭(300w)에 의해 제약을 받게되고, 소자간 거리를 짧게 할 수 없다. 제6조에서, 참조부호(310,311)는 각각 N형 및 P형 TFT의 소자영역(303n,303p)에서의 채널영역, 참조부호(312,315)는 소자영역(300p)의 소스 및 드레인영역을 각각 나타낸다.
엄밀하게, 소자간거리(L)은 도입영역(300)의 선폭(300w)과 마스크 배열시의 얼라인먼트 마진의 합에 의해 제한되기 때문에, 더욱 큰 소자간 거리를 필요로 한다. 그러나, 본 발명에 따르면, 촉매원소의 도입 영역중의 촉매원소농도가 크게 감소되기 때문에, 상기한 실시예에서와 같은 레이아웃이 가능하게 되어, 소자간 거리(L)가 아무런 제한을 받지 않고, 패터닝가능한 최소치수로 설정될 수 있어서, 결과적으로 반도체 장치의 집적도를 향상시킬 수 있다.
다음, CMOS 회로의 제조방법에 대해 설명한다.
먼저, 유리기판(201)상에 예컨대 상압CVD법에 의해 두께 100nm정도의 산화실리콘으로 된 하부막(202)을 형성한다. 다음, 감압CVD법에 의해 두께 25-100nm, 예컨대 50nm의 진성(I형)의 비정질실리콘막(a-Si막)(203)을 성막한다.
다음에, a-Si막(203)상에 감광성수지(포토레지스트)를 도포하고, 노광, 현상하여 마스크(204)를 형성한다. 그 포토레지스트 마스크(204)의 스루홀(204n,204p)을 통해 영역(200n,200p)에서 슬릿상의 a-Si막(203)이 노출된다. 즉, 제4a도에 도시된 상태의 장치를 상부에서 보면, 제3도에 도시된 바와같이, 영역(200n,200p)에서 슬릿상의 a-Si막(203)이 노출되고, 다른 영역은 포토레지스트에 의해 마스크된 상태로 된다. 본 실시예에서는, 스루홀(204n,204p)의 선폭(204w)은 약 5㎛로 설정된다. 슬릿(스루홀) 길이는 약 250㎛로 설정되며, 전술한 이유때문에, 슬릿길이는 약 120㎛ 이상으로 설정되는 것이 바람직하다.
상기 마스크(204)를 형성한 후, 제4a도에 도시한 바와같이, 기판(201) 표면에 니켈박막(205)을 증착한다. 본 실시예에서는, 증착소스와 기판 사이의 거리를 통상보다 길게 설정하여 증착률을 감소시킴으로써, 니켈 박막(205)의 두께가 1nm로 되도록 제어한다. 이때, 기판(201)상에 니켈박막(205)의 표면밀도를 실제로 측정하면, 4 × 1013atoms/㎠ 정도로 된다. 이어서, 제4b도에 도시된 바와같이, 포토레지스트 마스크(204)를 제거함에 의해, 마스크(204)상의 니켈박막(205)이 리프트오프(lifted off)되어 , a-Si막(203)의 영역(200n,200p)으로 선택적인 니켈의 미량도입이 행해지게 된다. 또한, 불활성분위기하, 예컨대 가열온도 550℃에서 16시간동안 어닐링처리를 행하여, 영역(200n,200p)을 결정화시키고 결정성실리콘막(203a)을 형성한다.
이때, 영역(200n,200p)에서는, a-Si막(203) 표면에 첨가된 니켈을 핵으로 기판(201)에 대해 수직방향으로 비정질 실리콘막(203)의 결정화가 발생되어, 결정성 실리콘막(203a)이 형성된다. 상기 영역(200n,200p)의 주번영역에서는, 제4b도에서 화살표(206)로 나타낸 바와같이, 영역(200n,200p)에서 횡방향(기판과 평행한 방향)으로 결정성장이 행해져, 횡방향 결정성장된 결정성 실리콘막(203b)이 형성된다. 이때, 영역(200n,200p)에서 횡방향으로 성장된 횡방향 결정성장영역(203b)이 서로 접촉되는 영역에서는, 그 횡방향 결정성장이 정지되고, 결정립계(203d)가 형성된다. 또한, 비정질 실리콘막(203)의 그 이외의 영역에서는 비정질실리콘막 영역(203c)으로 잔존한다.
횡방향 결정성장된 결정성 실리콘막(203b)중의 니켈농도는 1 × 1016atoms/㎤ 정도이고, 직접 니켈을 첨가하여 결정성장된 결정성 실리콘막 영역(203a)중의 니켈농도는 7 × 1016atoms/㎤ 정도로 된다. 이 농도를 종래방법을 이용한 경우의 농도와 비교해 보면, 횡방향 결정성장영역(203b)에서는 약 1/3, 니켈도입영역(203a)에서는 1디지트 이상 작은 값으로 된다. 또한, 상기 결정성장의 경우에, 화살표(206)로 나타낸 바와같이 기판과 평행한 방향의 결정성장의 거리는 80㎛ 정도이다.
다음, 레이저광을 결정성 실리콘막에 조사하여 결정성 실리콘막 영역(203a,203b)의 결정성을 개선한다. 이때, 레이저광으로는, XeCl 엑시머 레이저(파장 308nm, 펄스폭 40nsec)를 이용한다. 레이저광의 조사조건은 기판을 200-450℃, 예컨대 400℃로 가열하고, 에너지밀도 200-350mJ/㎠, 예컨대 250mJ/㎠으로 조사한다.
그 후, 제4c도에 도시된 바와같이, 후공정에서 TFT의 소자영역(능동영역)(203n,203p)으로 되는 결정성 실리콘막 이외의 불필요한 결정성 실리콘막(203a)의 영역을 에칭처리에 의해 제거하고 각 TFT를 분리시킨다.
다음에, 상기 소자영역으로 되는 결정성실리콘막(203n,203p)을 피복하도록 100nm의 두께를 가진 산화 실리콘막을 게이트 절연막(207)으로 성막한다. 본 실시예에서는, 게이트 절연막(207)의 성막은 테트라에톡시 오르토 실리케이트(TEOS)를 원료로 하고, 그것을 산소와 함께 기판온도 350℃로 가열하고, RF플라즈마 CVD법에 의해 분해, 퇴적을 행함으로써 이루어진다.
계속해서, 제4d도에 도시된 바와같이, 스퍼터링법에 의해 두께 400-800nm, 예컨대 500nm의 알루미늄막(0.1-2% 실리콘을 함유)을 성막한 다음, 패터닝하여 게이트전극(208,209)을 형성한다.
다음에, 이온도핑법에 의해, 소자영역(203n,203p)에 게이트전극(208,209)을 마스크로 하여, 소자영역(203n)에는 불순물(인)을, 그리고 소자영역(203p)에는 불순물(보론)을 주입한다. 도핑가스로는, 포스핀(PH3) 및 디보란(B2H6)을 이용하고, 인 도핑의 경우는, 가속전압을 60-90kV, 예컨대 80kV, 보론 도핑의 경우는, 40-80kV, 예컨대 65kV로 설정하고, 도즈량은 1 × 1015-8 × 1015cm-2, 예컨대 인의 경우에는 2 × 1015cm-2, 보론의 경우에는 5 × 1015cm-2로 한다. 이 공정을 실시함에 의해, 게이트전극(208,209)으로 마스크된 불순물이 주입되지 않은 영역은 후에 TFT(21,22)의 채널영역(210,211)으로 된다. 도핑의 경우에는, 도핑이 불필요한 영역을 포토레지스트로 마스킹함에 의해, 각각의 원소의 선택적인 도핑을 행한다. 그 결과, N형 불순물 영역(212,213), P형 불순물 영역(214,215)이 형성되어, 제4d도에 도시된 바와같이, N채널형 TFT(N형TFT)(21)과 P채널형 TFT(P형TFT)(22)를 형성할 수 있다.
그 후, 제4d도에 도시된 바와같이, 레이저광의 조사에 의해 어닐링을 행하고, 이온주입한 불순물의 활성화를 행한다. 이 조사공정에서, 레이저광으로는, XeCl 엑시머 레이저(파장 308nm, 펄스폭40nsec)를 이용하고, 레이저광의 조사조건으로는, 에너지밀도 250mJ/㎠로 각 주사위치에 2펄스의 레이저광을 조사하여 행한다.
다음, 제4e도에 도시된 바와같이, 두께 60Onm의 산화 실리콘막을 층간절연막(216)으로 하여 플라즈마 CVD법에 의해 형성하고, 층간절연막(216)에 콘택트홀(216n,216p)을 형성하여, 금속재료, 예컨대 질화티탄과 알루미늄의 이층막에 의해 TFT의 전극배선(217,218,219)을 형성한다. 마지막으로, 1기압의 수소분위기하에서 350℃로 30분간의 어닐링을 행하여 N형 및 P형 TFT(21,22)를 완성시킨다.
상기 실시예에서 제조된 CMOS 구조의 회로에서, 각각의 TFT의 전계효과 이동도는 N형 TFT(21)에서 150-180㎠/Vs, P형 TFT(22)에서 100-120㎠/Vs 정도로 높고, 임계전압은 N형 TFT에서 1.5-2V, P형 TFT에서 -2∼-3V로 상당히 양호한 특성을 나타낸다. TFT오프영역에서의 리크 전류도 N형 TFT(21)에서 5pA, P형 TFT(22)에서 3pA 정도로 종래 방법에 비해 낮은 값으로 억제된다. 또한, 2개의 TFT 사이의 거리를 종래 방법보다 짧게 설정할 수 있어, 반도체장치의 고집적화가 가능하다.
종래 방법에 따르면, 에칭공정에 의한 대미지를 받거나 촉매원소의 농도가 결정성 실리콘막(203a)의 도입영역에서 높게되는 등의 이유로, 전술한 바와같이 종래에는 소자영역(반도체 소자영역)에 상기 도입영역이 사용불가능하였다. 그러나, 본 발명의 상기 실시예에서는, 결정성 실리콘막(203a)의 도입영역을 소자영역으로 사용할 수 있게 된다. 횡방향 결정성장 영역의 결정성은 촉매원소 도입영역의 결정성보다 양호하다. 따라서, 소자특성을 좌우하는 소자영역의 능동영역은 횡방향 결정성장 실리콘막(203b)으로 형성되고 콘택트영역의 일부는 촉매원소 도입영역의 결정성 실리콘막(203a)으로 형성된다. 그 결과, 고성능 반도체 장치가 제조될 수 있다. 또한, 촉매원소 도입영역이 반도체장치의 소자영역(203n,203p)으로 사용될 수 있으므로, 반도체장치의 고성능화를 꾀할 수 있어, 촉매원소도입영역도 반도체소자의 소자영역(203n,203p)으로서 이용되기 때문에, 반도체장치의 고집적화가 가능하게 되고, 힁방향 결정성장 영역의 성장거리가 짧아질 수 있어서, 어닐링 시간의 단축화 등 고스루픗화, 저코스트화가 가능해진다.
이상, 본 발명에 따른 2개의 실시예에서 구체적으로 설명하였지만, 본 발명은 상기한 실시예에 한정되는 것이 아니고, 본 발명의 기술적 사상에 따라 각종의 번형이 가능하다.
전술한 2개의 실시예에서는, 비정질 실리콘막을 결정화하도록, 비정질 실리콘막 표면에 니켈계 수용액을 도포하는 방법, 또는 증착법에 의해 상기 비정질 실리콘막 표면에 니켈박막을 형성하는 방법에 의해, 니켈미량을 비정질 실리콘막에 도입한다. 이와 다르게, 비정질 실리콘막 성막전에, 하부막 표면에 선택적으로 니켈을 도입하고, 비정질 실리콘막 하부에서 니켈을 확산시켜 비정질 실리콘막의 결정성장을 행하는 방법도 있다. 즉, 결정성장은 비정질실리콘막의 상부면측에서 행해도 되고, 하부면측에서 행해도 된다. 또한, 니켈의 도입방법에서도, 여러가지 방법을 이용할 수 있다. 예컨대, 니켈계 수용액의 용매로서, 스핀온 그라스(SOG) 재료를 이용하여 SiO2막에 의해 니켈을 확산시킬 수 있고, 스퍼터링법 또는 플레이팅법에 의해 니켈박막을 형성하는 방법, 또는 이온도핑법에 의해 니켈을 직접 도입하는 방법등도 이용할 수 있다. 결정화를 조장하는 불순물 금속원소로는, 니켈 이외에 코발트, 패러듐, 백금, 동, 은, 금, 인듐, 주석, 알루미늄, 안티몬을 이용하여도 동일한 효과가 얻어진다.
또한, 제2실시예에서는 결정성실리콘막의 결정성을 개선하는 수단으로서, 엑시머레이서(또는 펄스레이저) 광조사에 의한 가열 처리법을 이용하지만, 그 이외의 레이저광(예컨대 연속발진 Ar 레이저등)으로도 동일한 열처리가 가능하다. 또한, 레이저광 대신에 적외선광원, 플래쉬램프(레이저광과 동일한 강광)를 사용하여 단시간에 1000-1200℃(실리콘 모니터의 온도)까지 상승되게 시료를 가열하는 소위 래피드 서말 어닐링(RTA) 또는 래피드 서멀 프로세스(RTP)라 불리우는 가열처리를 이용해도 된다.
본 발명은 액정표시용 액티브매트릭스형 기판 이외에, 예컨대 밀착형 이미지 센서, 드라이버 모노리틱 서말헤드, 유기계 일렉트로루미네슨트(EL) 소자등을 발광소자로 하는 드라이버 모놀리틱 광기입소자 또는 표시소자 및 3차원 IC등의 반도체장치에 적용될 수 있다. 유기 일렉트로루미네슨트(EL) 소자는 유기재료를 발광재료로 하는 전계발광소자이다. 상기 장치들에 본 발명을 적용시키는 경우, 그 장치들의 고속응답, 고해상도화등의 고성능 특성이 실현될 수 있다.
또한, 본 발명은 전술한 실시예들에서 기술된 M0S 트랜지스터 뿐만 아니라 결정성 반도체를 소자재료로 이용하는 바이폴라 트랜지스터 또는 정전유도 트랜지스터의 반도체 제조공정 전반에 사용할 수 있다.
본 발명의 반도체 장치에서는, 기판의 절연성 표면상에 설치된 소자영역이 비정질 실리콘막의 결정화를 조장하는 촉매원소가 선택적으로 도입되는 영역에서 그의 주변영역으로의 가열처리에 의한 비정질 실리콘막의 결정성장에 의해 형성된다. 따라서, 상기 소자영역을 구성하는 결정성 실리콘막이 통상의 고상성장법에서 얻어진 결정성 보다 더욱 높은 결정성을 가지며 생산성이 양호하고, 600℃ 이하의 저온에서 형성될 수 있게 된다.
또한, 촉매원소가 도입되는 영역이 선형영역이고, 횡방향결정성장에 기여하는 촉매원소가 도입영역 주변 단부에 존재하게 됨으로써, 도입된 촉매원소의 대부분이 결정성장에 기여하게 되어 도입영역의 중앙부에 결정입계등에 의해 트랩되어 잔존하는 촉매원소를 감소시킬 수 있다.
또한, 상기 소자영역 및 선형영역의 적어도 일방은, 그의 촉매원소 농도가 그 촉매원소를 선택적으로 도입하도록 설정된 도입영역의 선폭에 의해 제어될 수 있음으로써, 도입설정영역의 선폭을 조정함에 의해, 촉매원소도입의 경우에 표면밀도를 변경시키지 않고, 도입영역의 잔류 촉매원소량을 감소시킬 수 있다.
또한, 본 발명에 의하먼, 선형의 평면패턴을 갖는 도입설정영역의 선폭이, 결정화된 선헝영역의 촉매원소농도가 소자형성 프로세스에서 에칭처리의 악영향이 상기 선형영역 또는 그의 하부의 부재에 미치지 않을 정도로 충분히 낮은 값으로 되도록 설정함으로써, 반도체장치의 수율을 향상시킬 수 있다. 특히, 도입설정영역의 선폭을 20㎛ 이하, 바람직하게는 1O㎛ 이하로 설정함에 의해, 대부분의 촉매원소 도입법에서, 촉매원소의 도입영역이 에칭처리에 의해 받게되는 대미지를 거의 받지 않게 된다.
횡방향 결정성장영역의 결정성은 촉매원소 도입영역의 결정성보다 우수하다. 따라서, 본 발명에 의하면, 소자영역내에서도 소자특성을 좌우하는 능동영역에는 횡방향 결정성장 실리콘막을 사용하고, 콘택트영역 또는 그의 일부에는 촉매원소도입영역의 결정성 실리콘막을 사용함으로써, 반도체장치의 고성능화를 꾀할 수 있다. 또한, 촉매원소 도입영역이 반도체소자의 소자영역으로 이용될 수 있기 때문에, 반도체장치의 고집적화가 가능하게 되며, 훵방향 결정성장 거리가 단축될 수 있어서, 어닐링 시간의 단축등 고스루풋화, 저코스트화가 가능하게 된다.
또한, 본 발명에 따른 반도체장치의 제조방법에 따르면, 비정질 실리콘막을 결정화시키는 영역중의 촉매원소농도를, 그 촉매원소를 선택적으로 도입하도록 설정된 선형의 평면패턴을 갖는 도입설정영역의 선폭에 의해 제어된다. 따라서, 촉매원소 도입의 경우에 표면밀도를 변경시키지 않고, 용이하게 도입영역의 잔류 촉매원소량을 감소시킬 수 있다.
또한, 기판의 절연성 표면에, 비정질 실리콘막의 결정화를 조장하는 촉매원소가 도입되는 영역에서 그의 주변 영역으로의 가열처리에 의해 결정성장을 행하여 소자영역을 형성함으로써, 상기 소자영역의 결정성은 결정성장방향이 일방향을 따라 성장되는 경우에 양호하게 되고, 상기 소자영역에 함유되는 촉매원소량도 더욱 감소될 수 있다.
상기한 바와같이 본 발명을 이용함에 의해, 리크전류발생이 억제되는 안정적인 특성의 고성능 반도체 소자가 실현될 수 있고, 집적도가 높은 고성능 반도체 장치가 간단화된 제조공정에서 얻어질 수 있다. 또한, 그 제조공정에서 생산성이 크게 향상될 수 있고, 상품의 저코스트화가 가능해진다. 특히 액정표시장치에 본 발명을 적용하면, 액티브매트릭스 기판에 요구되는 화소 스위칭 TFT의 스위칭 특성의 향상, 주변 구동회로부를 구성하는 TFT에 요구되는 고성능화, 고집적화를 동시에 만족시킬 수 있으며, 동일기판상에 액티브매트릭스부와 주변 구동회로부를 구성하는, 드라이버 모노리틱형 액티브 매트릭스 기판을 실현할 수 있다. 따라서, 소형의 고성능 모듈이 저렴한 비용으로 제조될 수 있다.
본 발명의 정신과 범위를 벗어나지 않고 당업자들에 의해 여러가지 개조가 가능하고 용이하게 실시될 수 있다. 따라서, 첨부된 특허청구의 범위는 본 명세서의 내용에 제한되지 않고, 더 넓게 해석되어야 한다.

Claims (4)

  1. 기판상에 비정질 실리콘을 형성하는 공정; 상기 비정질 실리콘막이 형성되기 전 또는 후에, 촉매원소가 도입되는 영역이 선형 영역으로 되도록 상기 기판 또는 비정질 실리콘막내에 상기 비정질 실리콘막의 결정화를 촉진하기 위한 촉매원소를 도입하는 공정; 열처리에 의해 상기 촉매원소가 도입되는 비정질 실리콘막의 선형 영역을 선택적으로 결정화시켜, 선형 결정화 영역을 형싱하는 공정; 열처리를 계속하여 기판의 표면에 실질적으로 평행한 방향으로 상기 선헝 결정화 영역으로 부터 상기 선형 결정화 영역을 둘러싸는 영역까지 상기 비정질 실리콘막을 결정화시켜, 횡방향 결정화 영역을 형성하는 공정; 및 상기 횡방형 결정화 영역을 사용하여 반도체 장치로서 사용되는 소자영역을 형성하는 공정을 포함하고, 상기 비정질 실리콘막을 결정화시킨 영역중의 촉매원소 농도가 선형의 평면 패턴을 갖는 도입 설정 영역의 선폭에 의해 제어되고, 상기 선폭은 촉매원소를 선택적으로 도입하도록 설정되며, 상기 촉매원소를 비정질 실리콘막내로 선택적으로 도입할 때, 상기 선형 평면 패턴을 갖는 도입 설정 영역의 선폭은, 선형 결정화 영역의 촉매원소의 농도가, 상기 소자영역에 대한 에칭공정에 의해 야기된 대미지가 상기 선형 결정화 영역, 상기 영역아래의 하부층, 또는 상기 기판에시 실질적으로 방지될 수 있는 농도 이하로 되도록 선택되는 반모체 장치의 제조방법.
  2. 제1항에 있어서, 싱기 소자영역을 형성하는 공정은 상기 선형 결성화 영역 및 횡방향 결정화 영역의 양쪽을 모두 사용하여 상기 반도체 장치의 소자영역을 형성하는 공정을 포함하는 반도체 장치의 제조방법.
  3. 제1항에 있어서, 선형 결정화 영역이 상기 콘택트영역내에 포함되도록 소자영역에 있어서의 소자와 배선사이에 콘택트영역을 형성하는 공정; 및 선형 소자영역에 있어서의 소자의 특성을 규정하는 활성영역을 횡방향 결정화 영역에 형성하는 공정을 포함하는 반도체 장치의 제조방법.
  4. 제1항에 있어서, 상기 비정질 실리콘막의 결정화를 촉진하기 위한 촉매원소로서, Ni, Co, Pd, Pt, Cu, Ag, Au, In, Sn, Al 및 Sb로 구성되는 그룹에서 선택되는 적어도 하나의 원소가 사용되는 반도체 장치의 제조방법.
KR1019950043839A 1994-11-22 1995-11-22 반도체장치 및 그 제조방법 KR100262289B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP94-288135 1994-11-22
JP28813594A JP3277082B2 (ja) 1994-11-22 1994-11-22 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
KR100262289B1 true KR100262289B1 (ko) 2000-07-15

Family

ID=17726270

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950043839A KR100262289B1 (ko) 1994-11-22 1995-11-22 반도체장치 및 그 제조방법

Country Status (5)

Country Link
US (1) US5814835A (ko)
JP (1) JP3277082B2 (ko)
KR (1) KR100262289B1 (ko)
CN (1) CN1051640C (ko)
TW (1) TW372361B (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5970368A (en) * 1996-09-30 1999-10-19 Kabushiki Kaisha Toshiba Method for manufacturing polycrystal semiconductor film
JP3645387B2 (ja) * 1996-12-30 2005-05-11 株式会社半導体エネルギー研究所 半導体回路
US6011275A (en) * 1996-12-30 2000-01-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP3973723B2 (ja) * 1997-02-12 2007-09-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3974229B2 (ja) * 1997-07-22 2007-09-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6821710B1 (en) * 1998-02-11 2004-11-23 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
JP4298131B2 (ja) * 1999-05-14 2009-07-15 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
US6680487B1 (en) * 1999-05-14 2004-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor comprising a TFT provided on a substrate having an insulating surface and method of fabricating the same
TW459275B (en) 1999-07-06 2001-10-11 Semiconductor Energy Lab Semiconductor device and method of fabricating the same
US7071041B2 (en) * 2000-01-20 2006-07-04 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
TWI313059B (ko) * 2000-12-08 2009-08-01 Sony Corporatio
JP4900756B2 (ja) * 2002-04-16 2012-03-21 セイコーエプソン株式会社 半導体装置の製造方法、電気光学装置、集積回路、および電子機器
US20060165143A1 (en) * 2005-01-24 2006-07-27 Matsushita Electric Industrial Co., Ltd. Nitride semiconductor laser device and manufacturing method thereof
JP5238994B2 (ja) * 2005-04-11 2013-07-17 国立大学法人 奈良先端科学技術大学院大学 薄膜トランジスタ及びその製造方法
TW200908296A (en) * 2007-06-15 2009-02-16 Sandisk 3D Llc Polycrystalline thin film bipolar transistors and methods of making the same
US8004013B2 (en) * 2007-06-15 2011-08-23 Sandisk 3D Llc Polycrystalline thin film bipolar transistors
US7855119B2 (en) * 2007-06-15 2010-12-21 Sandisk 3D Llc Method for forming polycrystalline thin film bipolar transistors
US9178042B2 (en) * 2013-01-08 2015-11-03 Globalfoundries Inc Crystalline thin-film transistor
IT201700015111A1 (it) * 2017-02-10 2018-08-10 Univ Degli Studi Cagliari Dispositivo conformato ad etichetta atto ad essere applicato su un oggetto per monitorare l’andamento nel tempo della temperatura dell’oggetto, e procedimento per detto monitoraggio

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06244103A (ja) * 1993-02-15 1994-09-02 Semiconductor Energy Lab Co Ltd 半導体の製造方法
JP3562588B2 (ja) * 1993-02-15 2004-09-08 株式会社半導体エネルギー研究所 半導体装置の製造方法
DE69428387T2 (de) * 1993-02-15 2002-07-04 Semiconductor Energy Lab Herstellungsverfahren für eine kristallisierte Halbleiterschicht
US5275851A (en) * 1993-03-03 1994-01-04 The Penn State Research Foundation Low temperature crystallization and patterning of amorphous silicon films on electrically insulating substrates

Also Published As

Publication number Publication date
JPH08148426A (ja) 1996-06-07
US5814835A (en) 1998-09-29
CN1132928A (zh) 1996-10-09
CN1051640C (zh) 2000-04-19
JP3277082B2 (ja) 2002-04-22
TW372361B (en) 1999-10-21

Similar Documents

Publication Publication Date Title
KR100262289B1 (ko) 반도체장치 및 그 제조방법
US6013544A (en) Method for fabricating a semiconductor device
KR100260975B1 (ko) 반도체장치 및 그의 제조방법
KR100228231B1 (ko) 반도체 장치 및 그 제조방법
KR0171235B1 (ko) 반도체장치와 그의 제조방법
KR100193144B1 (ko) 반도체 장치 및 그 제조 방법
KR100290270B1 (ko) 반도체장치및그제조방법
JP4291539B2 (ja) 半導体装置およびその製造方法
KR100440602B1 (ko) 반도체 장치 및 그의 제조 방법
US6927107B1 (en) Method of producing semiconductor device
JP3269738B2 (ja) 半導体装置およびその製造方法
JP3059337B2 (ja) 半導体装置およびその製造方法
JP3107345B2 (ja) 半導体装置の製造方法
JP3582766B2 (ja) 半導体装置の製造方法
JP3422435B2 (ja) 結晶性ケイ素膜の製造方法、結晶性ケイ素膜、半導体装置およびアクティブマトリクス基板
JP4289816B2 (ja) 半導体装置及びその製造方法
KR100256912B1 (ko) 반도체회로, 반도체장치 및 이들의 제조방법
JP3582768B2 (ja) 半導体装置の製造方法
JP3192555B2 (ja) 半導体装置の製造方法
JP3999923B2 (ja) 半導体装置およびその製造方法
JP3090855B2 (ja) 半導体装置およびその製造方法
JP2001196307A (ja) 半導体装置の製造方法
JP3233794B2 (ja) 半導体装置およびその製造方法
JP3859516B2 (ja) 半導体装置の製造方法
JP4121109B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E902 Notification of reason for refusal
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120418

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee