KR100260390B1 - 반도체 칩 접착용 에폭시 수지 조성물 - Google Patents

반도체 칩 접착용 에폭시 수지 조성물 Download PDF

Info

Publication number
KR100260390B1
KR100260390B1 KR1019980027292A KR19980027292A KR100260390B1 KR 100260390 B1 KR100260390 B1 KR 100260390B1 KR 1019980027292 A KR1019980027292 A KR 1019980027292A KR 19980027292 A KR19980027292 A KR 19980027292A KR 100260390 B1 KR100260390 B1 KR 100260390B1
Authority
KR
South Korea
Prior art keywords
epoxy resin
composition
semiconductor chip
resin composition
weight
Prior art date
Application number
KR1019980027292A
Other languages
English (en)
Other versions
KR19990007508A (ko
Inventor
곽재성
문병훈
Original Assignee
김규현
아남반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김규현, 아남반도체주식회사 filed Critical 김규현
Priority to KR1019980027292A priority Critical patent/KR100260390B1/ko
Publication of KR19990007508A publication Critical patent/KR19990007508A/ko
Priority to US09/347,794 priority patent/US6225379B1/en
Priority to IDP990649D priority patent/ID25968A/id
Priority to CNB991109511A priority patent/CN1169902C/zh
Priority to DE69911320T priority patent/DE69911320T2/de
Priority to TW88111633A priority patent/TW574338B/zh
Priority to PT99113152T priority patent/PT971009E/pt
Priority to HK99102892A priority patent/HK1026334A2/xx
Priority to JP19332799A priority patent/JP4408484B2/ja
Priority to EP99113152A priority patent/EP0971009B1/en
Priority to MYPI99002847A priority patent/MY121395A/en
Priority to SG1999003317A priority patent/SG74150A1/en
Application granted granted Critical
Publication of KR100260390B1 publication Critical patent/KR100260390B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • C—CHEMISTRY; METALLURGY
    • C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
    • C08L—COMPOSITIONS OF MACROMOLECULAR COMPOUNDS
    • C08L63/00—Compositions of epoxy resins; Compositions of derivatives of epoxy resins
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J163/00—Adhesives based on epoxy resins; Adhesives based on derivatives of epoxy resins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • C—CHEMISTRY; METALLURGY
    • C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
    • C08L—COMPOSITIONS OF MACROMOLECULAR COMPOUNDS
    • C08L2666/00—Composition of polymers characterized by a further compound in the blend, being organic macromolecular compounds, natural resins, waxes or and bituminous materials, non-macromolecular organic substances, inorganic substances or characterized by their function in the composition
    • C08L2666/54—Inorganic substances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01077—Iridium [Ir]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Power Engineering (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Organic Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Medicinal Chemistry (AREA)
  • Polymers & Plastics (AREA)
  • Adhesives Or Adhesive Processes (AREA)
  • Die Bonding (AREA)
  • Compositions Of Macromolecular Compounds (AREA)

Abstract

본 발명은 리이드 프레임의 반도체 칩 탑재판에 반도체 칩을 접착시키기 위하여 사용되는 반도체 칩 접착용 에폭시계 수지 조성물에 관한 것으로, 에폭시 수지, 경화제, 희석제, 경화 촉진제, 틱소트로프제(Thixotropic agent)로 구성되는 수지 성분 및 무기 충진재(Filler)를 포함하는 에폭시계 수지 조성물에 있어서, 조성물 전 중량에 대하여 수지 성분이 10∼50 중량% 이고 상기한 무기 충진재가 50∼90 중량% 이며, 상기한 무기 충진재가 전 무기 충진재 중량에 대하여 0.1∼50 중량% 의 CuO, Cu2O, 및 그 혼합물로 이루어지는 군으로 부터 선택되는 적어도 어느 하나의 성분 및 전 무기 충진재 중량에 대하여 50∼99.9 중량% 의 은(Ag)으로 구성되는 반도체 칩 접착용 에폭시 수지 조성물이 제공되며, 와이어 본딩 불량을 초래하지 않을 정도의 적절한 탄성률을 가지면서도 만족스러운 접착 강도를 나타냄과 아울러 양호한 작업성을 가진다.

Description

반도체 칩 접착용 에폭시 수지 조성물
본 발명은 리이드 프레임의 반도체 칩 탑재판에 반도체 칩을 접착시키기 위하여 사용되는 반도체 칩 접착용 에폭시계 수지 조성물에 관한 것이며, 더욱 상세하게는, 비교적 높은 탄성률을 갖고 있으면서도 양호한 접착 강도를 나타내며, 특히 양호한 작업성을 갖고 있어서 광범위한 사이즈의 반도체 칩 접착에 유용하게 사용할 수 있는 에폭시계 수지 조성물에 관한 것이다.
통상적으로, 도 1 에 나타낸 바와 같은 TQFP(Thin Quad Flat Package)형 반도체 패키지(1)를 포함하는 리이드 프레임(3)을 사용하는 다양한 유형의 표면 실장형 반도체 패키지에 있어서는, 리이드 프레임(3)의 반도체 칩 탑재판(3a)상에 반도체 칩(2)이 에폭시 접착층(6)에 의하여 실장되며, 실장된 반도체 칩(2)상의 본드 패드(도면 부호 비부여)와 내부 리이드(3b)는 도전성 와이어(4)에 의하여 전기적으로 연결되고, 반도체 칩(2) 과 도전성 와이어(4)등은 몰딩 형성되는 수지 봉지부(5)에 의하여 외부 환경으로 부터 보호되며, 외부 리이드(3c)는 마더 보드등에 대한 외부 접속 단자로서 솔더링된다.
여기서, 반도체 칩(2)을 리이드 프레임(3)의 반도체 칩 탑재판(3a)상에 실장하기 위하여 사용되는 에폭시계 수지 접착 조성물은, 경화후 양호한 물리적 및 화학적 특성이 요구됨과 아울러, 양호한 작업성을 갖출 필요가 있다. 요구되는 물리적 특성으로서는 비교적 낮은 열 팽창률, 높은 접착 강도, 높은 열 및 전기 전도도와 내구성 등을 들 수 있고, 요구되는 화학적 특성으로서는 양호한 내약품성 및 낮은 불순물 농도 등을 들 수 있으며, 양호한 작업성을 위해서는 점도가 적절하고 경화가 용이할 필요가 있다.
이러한 에폭시계 수지 접착 조성물로서는, 치환기를 가질 수도 있는 에폭시 수지로 이루어지는 베이스 수지(Base resin), 아민계 화합물을 포함하는 경화제(Curing agent), 에폭사이드 또는 부틸 카비톨 아세테이드 등과 같은 희석제(Diluent), 실란(Silane) 또는 디시안디아미드 등과 같은 경화 촉진제(Adhesion promoter), 콜로이드상 마그네슘 실리케이트 등과 같은 틱소트로프제(Thixotropic agent), 소량의 기타 첨가제(예: Si) 등을 포함하는 개질(Modified) 에폭시 수지 조성물이 통상적으로 채택되며, 목적하고자 하는 발현 특성, 용도, 작업 조건 등의 파라메타에 따라 당분야에 관용되는 수단으로 적절히 개질(改質)하여 사용된다. 한편, 반도체 칩 접착용 에폭시계 수지 조성물에 있어서는, 양호한 열 및/또는 전기 전도성을 부여할 목적으로 플레이크 형태의 은(Ag)이 무기 충진재로서 상용되고 있으나, 은(Ag)은 유기 수지계내에서의 분산성이 양호하여 분산 또는 다이 플레이스먼트(Die placement)시 요구되는 틱소트로프성(搖變性) 조절이 용이한 장점을 갖는 반면, 반도체 칩과 리드 프레임의 칩 탑재판 사이에 만족스러운 정도의 충분한 접착 강도를 제공하지 못하여 계면 박리 및/또는 패키지에의 크랙을 유발하는 등의 패키지 신뢰도를 저하시킬 수 있다는 문제점이 지적되고 있다.
이러한 종래의 문제는 탄성률이 높은 '경질' 개질 에폭시 수지 조성물에서 특히 문제로 지적되어 왔으며, 한편 탄성률이 낮은 '연질' 개질 에폭시 수지 조성물의 경우에는 이러한 문제는 없으나 반도체 칩 실장 공정후의 와이어 본딩 공정에서의 본딩 머신에 의한 와이어 본딩시(240℃의 고온 공정) '연질'이기 때문에 발생하는 미세 진동에 의하여 와이어 본딩 불량을 초래하게 되는 문제가 있었다(와이어 본딩 공정에서 본딩 머신의 캐필러리가 반도체 칩 상면 외주연부에 압접(押接)시 그 국소 하중에 의하여 반도체 칩 저면의 접착층이 미세하게 국소적으로 압압 변형되며, 그 다음 캐필러리 제거시 복원력에 의한 미세한 감쇄 진동에 의하여 와이어 본딩 불량을 초래하거나, 틸팅(Tilting) 즉, 반도체 칩이 경사 구배를 갖게 될 우려가 있음). 따라서, '연질' 개질 에폭시 수지 조성물은 와이어 스틱킹시 발생하는 미세 진동을 흡수하기 곤란한 작은 사이즈의 반도체 칩이 실장되는 패키지에는 사용하기 곤란한 문제점이 있었다.
또한, '경질'과 '연질' 개질 에폭시 수지 조성물 사이의 중간 정도의 탄성률을 갖는 '중질(中質)' 개질 에폭시 수지 조성물을 사용하는 경우, '경질' 개질 에폭시 수지 조성물에서와 마찬가지로 충분한 접착 강도를 얻을 수 없어서 계면박리 및/또는 크랙 발생의 우려가 여전히 존재하는 문제점이 있다.
따라서, 본 발명의 목적은, 상술한 바와 같은 종래의 '경질' 및 '연질' 개질 에폭시 수지 조성물이 갖는 제반 문제점을 해소하기 위한 것으로서, 구체적으로는, 와이어 본딩시의 본딩 머신에 의한 스틱킹시 와이어 본딩 불량을 초래하지 않을 정도의 비교적 높은 탄성률을 가지면서도 만족스러운 접착 강도를 나타냄과 아울러, 작업성이 양호한 개질된 '중질(中質)' 에폭시 수지 조성물을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한 본 발명의 바람직한 일 양태에 따르면, 에폭시 수지, 경화제, 희석제, 경화 촉진제 및 틱소트로프제(Thixotropic agent)로 구성되는 수지 성분과 무기 충진재(Filler)를 포함하는 에폭시 수지 조성물에 있어서, 상기한 수지 성분이 10∼50 중량% 이고 상기한 무기 충진재가 50∼90 중량% 이며, 상기한 무기 충진재가 전 무기 충진재 중량에 대하여 0.1∼50 중량% 의 CuO, Cu2O, 및 그 혼합물로 이루어지는 군으로 부터 선택되는 적어도 어느 하나의 성분 및 전 무기 충진재 중량에 대하여 50∼99.9 중량% 의 은(Ag)으로 구성되는 반도체 칩 접착용 에폭시 수지 조성물이 제공된다.
도 1 은 통상적인 TQFP(Thin Quad Flat Package)형 반도체 패키지의 단면도
도 2 는 공시(供試) 조성물에 대한 온도 변화에 따른 탄성률 변화를 스캔한 그래프도
도 3a 및 도 3b 는 작은 사이즈의 반도체 칩이 사용된 패키지에 있어서의 가혹조건 경과후의 계면박리 상태를 비교 도시한 주사형 음향 단층 사진(SAT : Scanning Acoustic Tomograph)
도 4a 및 도 4b 는 큰 사이즈의 반도체 칩이 사용된 패키지에 있어서의 가혹조건 경과후의 계면박리 상태를 비교 도시한 주사형 음향 단층 사진
도 5는 CuO 및/또는 Cu2O 의 함량에 따른 조성물의 점도 변화를 나타내는 그래프도
＜도면의 주요부분에 대한 부호의 설명＞
1 : TQFP(Thin Quad Flat Package)형 반도체 패키지
2 : 반도체 칩 3 : 리이드 프레임
3a : 반도체 칩 탑재판 3b : 내부 리이드
3c : 외부 리이드 4 : 본딩 와이어
5 : 수지 봉지부 6 : 다이 접착 에폭시 접착층
7 : 필렛부(fillet)
반도체 칩 접착용 에폭시 수지 조성물에 사용되는 개질 에폭시 수지는 다양한 종류가 당분야에 주지되어 있으며, 목적하고자 하는 발현 특성, 용도, 작업 조건 등의 다양한 파라메타에 따라 적절히 개질(改質)되어 사용된다. 그 전형적인 조성 성분으로는, 치환기를 가질 수도 있는 에폭시 수지로 이루어지는 기본 수지; 아조 화합물 등과 같은 아민계 경화제; 에폭사이드 또는 부틸 카비톨 아세테이트 등과 같은 희석제; 알루미늄 모노스테아레이트, 알루미늄 디스테아레이트 , 알루미늄 트리스테아레이트, 알루미늄 나프테네이트, 아민 개질 몬모릴로나이트 및 이들 2 종 이상의 혼합물 등과 같은 틱소트로프제(Thioxotropic agent); 실란(SiH4) 또는 디시안디아미드와 같은 경화 촉진제; 콜로이드상 마그네슘 실리케이트 또는 CAB-O-SIL 발연 실리카, 실리콘과 같은 무기 첨가제 등을 들 수 있다. 그러나, 에폭시 단량체를 제외한 성분들은 필요에 따라 적절한 것을 임의로 선택하여 사용할 수 있는 것이므로 본 발명에 있어서 제한적인 것은 아니다.
본 명세서에 있어서 사용되는 '경질' 이란 용어는 탄성률이 0∼100℃ 범위에서 대략 2.5∼4×109Pa 범위이고 100∼150℃ 범위에서 급격히 저하하여 150℃를 초과하면 대략 2∼4×108Pa 범위가 되는 개질 에폭시 수지 접착 조성물을 의미하며, '연질' 이란 용어는 탄성률이 0℃ 에서 대략 2.5∼4.5×109Pa 범위이고 0∼70℃ 범위에서 급격히 저하하여 70℃를 초과하면 대략 1∼4×107Pa 범위가 되는 개질 에폭시 수지 접착 조성물을 의미하고,
'중질(中質)' 이란 용어는 탄성률이 0℃ 에서 대략 2∼4×109Pa 범위이고 25∼150℃ 범위에서 완만히 저하하여 150℃를 초과하면 대략 7×107∼3×108Pa 범위가 되는 개질 에폭시 수지 접착 조성물을 의미하나, 엄격히 이에 한정되는 것은 아니다.
일반적으로 '경질' 에폭시 수지 조성물은 가교(Cross-linking) 밀도가 높아서 가요성(Flexibility)이 비교적 작으므로 와이어 본딩시의 본딩 머신의 스틱킹에 의한 미세 진동이 매우 낮아서 본딩 와이어의 비고착(Non- sticking)률이 낮은 장점이 있는 반면, 반도체 칩과 리드 프레임 탑재판사이의 비교적 큰 열팽창계수의 차이로 인한 만곡 변형(Warpage)이 비교적 큰 단점이 있다. 따라서, 100×100 mil2정도의 비교적 사이즈가 작은 반도체 칩의 실장시 주로 사용된다. 또한, '경질' 에폭시 수지 조성물의 유리 전이 온도 Tg 는 비교적 높으며, 접착 강도가 낮다.
한편, 일반적으로 '연질' 에폭시 수지 조성물은 가교(Cross- linking) 밀도가 낮아서 가요성(Flexibility)이 비교적 높으므로 와이어 본딩시의 본딩 머신의 스틱킹에 의한 미세 진동이 비교적 높아서 본딩 와이어의 비고착(Non-sticking)률이 높은 단점이 있는 반면, 만곡 변형(Warpage)이 비교적 작은 장점이 있다. 따라서, 비교적 사이즈가 큰 반도체 칩, 특히 400×400 mil2정도의 반도체 칩의 실장시 주로 사용된다. 또한, '연질' 에폭시 수지 조성물의 유리 전이 온도 Tg 는 비교적 낮으며, 접착 강도는 매우 높은 편이다.
한편 '중질' 에폭시 수지 조성물은 가교(Cross-linking) 밀도가 상대적으로 '경질'과 '연질'의 중간 수준으로서 적당한 정도의 가요성(Flexibility)을 나타내므로 와이어 본딩시의 본딩 머신의 스틱킹에 의한 미세 진동이 비교적 낮아 본딩 와이어의 비고착(Non-sticking)률이 낮은 한편, 만곡 변형(Warpage)이 중간 정도인 반면, 접착 강도가 낮은 문제점이 있다.
따라서, 본 발명에 따른 반도체 칩 접착용 에폭시 수지 조성물에 요구되는 이상적인 특성은, '경질'과 '연질' 에폭시 수지 조성물 사이의 적당한 정도의 가요성(Flexibility) 및 높은 접착 강도이다. 이러한 적당한 정도의 가요성(Flexibility)은 와이어 본딩시의 본딩 머신의 스틱킹에 의한 미세 진동을 적게하여 본딩 와이어의 비고착(Non-sticking)률을 저하시킬 수 있는 반면, 높은 접착 강도는 계면 박리 및/또는 패키지의 크랙 발생을 효과적으로 억제할 수 있게 하므로, 큰 사이즈 및 작은 사이즈의 반도체 칩 모두에 효과적으로 사용될 수 있다.
본 발명에 사용되는 반도체 칩 접착용 에폭시 수지 조성물은 에폭시 수지에 무기 충진재로서 CuO, Cu2O 또는 이들의 혼합물과 은을 포함시켜 개질시킨 것이다.
본 발명에 따른 반도체 칩 접착용 에폭시 수지 조성물에 있어서 수지 성분은 전 조성물 중량으로 10∼50% 이고, 무기 충진재는 전 조성물 중량으로 50∼90% 이며, 수지 성분이 10 중량% 미만인 경우에는 무기 충진재와의 균질한 혼합이 어렵고 유동성이 열등하게 되어 작업성이 열악해지므로 바람직하지 않으며, 반면에 50 중량%를 초과하는 경우에는 수지 조성물의 블리드 아웃(Bleed-out) 및 커프 크립(Kerf Creep ; 수지 조성물이 반도체 칩의 측면을 따라 올라가서 반도체 칩의 본드 패드를 오염시키는 현상)을 초래할 우려가 높아지므로 역시 바람직하지 못하다.
따라서, 본 발명에 따른 반도체 칩 접착용 에폭시 수지 조성물에 있어서의, 수지 성분의 함량은 전 조성물 중량에 대하여 20∼40 중량% 범위인 것이 바람직하며, 보다 바람직하게는 25∼35 중량%, 가장 바람직하게는 30 중량% 이다.
한편, 본 발명의 에폭시 수지 조성물에 포함되는 무기 충진재의 구성비는, 접착 강화제로서의 기능을 하는 CuO, Cu2O 또는 이들의 혼합물이 전 무기 충진재 중량의 0.1∼50 중량% 이고, 에폭시 수지의 틱소트로프성 제어를 용이하게 하는 동시에 열 전도성을 부여하는 기능을 하는 은이 50∼99.9 중량% 이다. 은의 형상은 프레이크상인 것이 유동 특성이 양호하므로 바람직하나, 구체 등과 같은 형태도 사용될 수 있으며 그 형상은 본 발명에 있어서 임의적이다.
본 발명에 따른 조성물의 25℃에서의 점도는 8,000∼20,000 cps 의 범위이며, 8,000 cps 미만인 경우에는 블리드 아웃 또는 커프 크립 현상이 발생할 우려가 있으므로 바람직하지 못하며, 한편 20,000 cps 를 초과하는 경우에는 오토 디스펜서에 의한 작업이 곤란해지는 문제가 있으므로 바람직하지 못하다.
또한, 본 발명에 따른 조성물을 이용하여 탑재판상에 반도체 칩을 실장한 후(경화후)의 접착 강도는 그 조성에 따라 변화되는 것이기는 하나대략 100∼170 kgf/cm2정도의 높은 값을 나타낸다.
본 발명의 에폭시 수지 조성물중에 함유되는 CuO, Cu2O 또는 이들의 혼합물은 다음과 같은 이유로 반도체 패키지의 신뢰성에 큰 영향을 미칠 수 있는 계면박리 및/또는 패키지 크랙의 발생을 효과적으로 억제할 수 있다. 우선, CuO 및/또는 Cu2O 의 산소와 수지봉지부를 형성하는 에폭시 몰딩 화합물(EMC : Epoxy Molding Compound)의 에폭시 고리()간에 강한 수소 결합이 이루어지므로 반도체 칩 접착용 에폭시 수지 조성물과 몰딩에 의하여 수지 봉지부를 형성하는 EMC 간의 계면에서 Ag 충진재만을 사용하는 경우보다 더욱 높은 접착 강도를 나타내므로, 대략 2∼4 ppm/℃ 정도의 낮은 열팽창 계수를 갖는 반도체 칩과, 대략 16∼19 ppm/℃ 정도의 높은 열팽창 계수를 갖는 EMC 및 구리 소재의 반도체 칩 탑재판 사이의 비교적 큰 열팽창 계수 차이에 기인하는 반도체 칩과 탑재판 사이의 접착층 필렛부(도 1 의 도면 부호 7 참조 : 탑재판상에 실장된 반도체 칩의 저면 외주연부로 부터 외부로 경사지게 밀려나와 형성된 부분)에서의 계면박리 및/또는 패키지의 크랙 발생을 효과적으로 억제할 수가 있다. 또한, 통상적으로 EMC 중에 존재하는 경화 촉진제(실란 또는 실란올)와 CuO 및/또는 Cu2O 간의 수소 결합에 의해 높은 접착력을 유지하므로 반도체 칩과 탑재판 사이의 접착층과 EMC 간의 계면에서 기존의 Ag 충진재 보다 높은 접착 강도를 나타내므로 계면박리 및/또는 패키지의 크랙 발생을 더욱 효과적으로 억제할 수 있다. 한편, 접착용 에폭시 수지 조성물중에 부가될 수 있는 경화 촉진제(SiH4)와도 수소 결합을 할 수 있으므로 접착력을 증대시켜 계면박리및/또는 패키지의 크랙 발생의 억제에 기여할 수 있는 장점이 있다. 또한, 무기 충진재로서 CuO 및/또는 Cu2O 를 첨가하면 은(Ag)만을 사용하는 경우에 비하여 리이드 프레임의 반도체 칩 탑재판이 미도금의 구리 소재인 경우에도 양호한 상용성(compatibility)을 가지므로 높은 접착 강도를 나타내므로 바람직하게 사용될 수 있다.
본 발명의 에폭시 수지 조성물중에 함유되는 CuO, Cu2O 또는 이들의 혼합물은 전 무기 충진재 중량의 0.1∼50 중량%이며, 바람직하게는 5∼25 중량%, 보다 바람직하게는 7∼20 중량%, 가장 바람직하게는 8∼15 중량%이다. CuO, Cu2O 또는 이들 혼합물의 함량이 0.1 중량% 미만인 경우에는 의도하는 접착 강도의 증대 효과가 별로 없으므로 바람직하지 못하며, 한편 50 중량% 를 초과하는 경우에는 조성물의 점도가 20,000 cps 를 초과하게 되어 디스펜싱이 곤란하게 되는 등 작업성이 급격히 나빠지게 되므로 역시 바람직하지 못하다.
한편, 은(Ag)의 함량은 전 무기 충진재 중량을 기준으로 50∼99.9 중량% 이며, 바람직하게는 70∼95 중량% 이다. 은의 함량이 50 중량% 미만인 경우에는 틱소트로프성 조절이 용이하지 못하여 작업성이 열등해지며 열 전도성도 나빠지게 되어 반도체 칩 작동시 발생하는 열의 방출 효율이 나빠지게 되므로 바람직하지 못하며, 99.9 중량% 를 초과하게 되는 경우에는 접착 강도의 향상 효과가 별로 없게 되어 계면박리 및/또는 패키지의 크랙 발생 등의 가능성이 높으므로 역시 바람직하지 못하다. 또한, 은 외에도 필요에 따라 다른 종류의 무기 충진재를 소량 첨가 사용할 수도 있음은 물론이다.
(실시예)
이하, 실시예 및 비교예를 통하여 본 발명을 더욱 상세히 설명하기로 하며, 이하의 실시예는 본 발명을 예시하기 위한 것일 뿐 제한하고자 하는 것이 아님을 이해하여야만 한다.
공시(供試) 수지 조성물 및 소재
하기의 표 1 과 같은 조성의 반도체 칩 접착용 에폭시 수지 조성물을 준비하였다. 표 1 에서 수지 성분은 에폭시 기본 수지 75중량%와, 아민, 에폭사이드, 실란, 콜로이드상 마그네슘 실리케이트, CAB-O-SIL 발연 실리카로 이루어진 첨가제 25 중량%로 조성되었으며, 전 무기 충진재 100 중량%에 대하여 수지 성분 30 중량%로 조성하였다.
예조성 실시예(중량%) 비교예1(중량%) 비교예2(중량%) 비교예3(중량%) 비교예4(중량%) 비교예5(중량%)
수지성분*1 30 30 30 30 30 30
CuO/Cu2O*2 10 - - - - -
Ag*3 90 100 100 100 100 100
*1: 전 무기충진재 100 중량%에 대한 수지 성분의 중량%임.*2
: 무기충진재인 CuO/Cu2O 및 Ag 전 중량에 대한 CuO/Cu2O의 중량%임.*3
: 무기충진재인 CuO/Cu2O 및 Ag 전 중량에 대한 Ag의 중량%임.
(i) 비교예 1 의 조성물 :
ABLESTIK사 제조의 등록상표 "ABLEBOND" 84-1LMISR4 로서, 25℃에서의 점도가 8,000 cps 이고, 121℃에서의 열전도도가 2.5 W/m0K 이며, 유리전이온도가 120℃ 이고, 열팽창계수가 40×10-6in/in/℃ 인 개질 에폭시 수지 시스템을 사용하였다.
도 2 에서의 커브 A 는 '경질' 에폭시 수지 조성물로서 비교예 1 로 하였다.
도 2 는 -50℃ 에서 250℃ 까지 5℃/분 의 속도로 승온하면서 측정한 탄성률 변화를 스캔한 그래프도이며, PERKIN-ELMER 사제의 7 Series Thermal Analysis System 을 이용하여 측정한 것이다.
(ii) 비교예 2 의 조성물 :
Johnson Mathew사(社) 제조의 JM 2500 AN 으로서, 25℃에서의
점도가 3,000∼6,000 csp 이고, 121℃에서의 열전도도가 0.5 W/mK 이며, 유리전이온도가 65℃인 개질 에폭시 수지 시스템을 사용하였다.
도 2 에서의 커브 B 는 '연질' 에폭시 수지 조성물로서 비교예 2 로 하였다.
(iii) 본 발명에 따른 실시예의 조성물 :
비교예 2 에 나타낸 바와 같은 조성을 갖는 에폭시 수지 조성물을 도 2 에서의 C로 나타낸 바와 같은 온도 변화에 따른 탄성률을 갖도록 당업계에 관용되는 기술을 이용함과 아울러, CuO/Cu2O 및 Ag 를 첨가하여 재개질(再改質)하였다.
도 2 에서의 커브 C 는 '중질' 에폭시 수지 조성물로서 본 발명에 따른 실시예로 하였다.
(iv) 비교예 3 내지 5 의 조성물 :
비교예 2 에 나타낸 바와 같은 조성을 갖는 에폭시 수지 조성물을 도 2 에서의 D, E, F 로 각각 나타낸 바와 같은 온도 변화에 따른 탄성률을 갖도록 당업계에 관용되는 기술을 이용함과 아울러, CuO/Cu2O 의 첨가없이 Ag 만을 첨가하여 재개질(再改質)하여 '중질' 에폭시 수지 조성물을 만들었으며, 각각 비교예 3, 4, 5 로 하였다.
(v) 수지 봉지부 몰딩용 EMC :
Sumitomo Co. 제조의 모델 EME 7320CR을 사용하였다.
유리전이온도; 140℃
열팽창계수; α1 1.3×10-5/℃,
α2 5.2×10-5/℃,
몰딩조건; 175℃/120 sec 경화
후경화조건 ; 175℃/6hr
(vi) 리이드 프레임 : TQFP 100 LD 탑재판 사이즈 5×5 mm2및 144 LD 탑재판 사이즈 11.5×11.5 mm2
(vii) 테스트 다이 : 98×98 mil2및 415×381 mil2
(viii) 관찰 : 주사형음향단층 촬영기(SAT : Scanning
Acoustic Tomographer)-Sonix사제
접착 강도 측정
Guadgroup사의 Sebastian 장비를 이용하여 상온에서 스터드 풀 테스트(Stud Pull Test)를 하였으며 접착층 파단시의 강도를 접착 강도로 하여 측정하였고, 각 조성물 경화 시료(패키지) 5개에 대하여 측정하고 그 평균치를 접착 강도로 하였으며, 결과를 하기의 표 2 에 나타낸다. 단위는 Kgf/cm2이며, 비교예 2 의 경우는 측정 한계치인 150 Kgf/cm2이상의 값을 가지며 접착층 이외의 부분에서 파단되었다.
1 2 3 4 5 평균
실시예 153.5 115.0 116.2 121.4 118.1 124.8
비교예 1 40.9 50.5 44.1 48.7 56.8 48.2
비교예 2 - - - - - -
비교예 3 64.7 71.5 61.7 75.0 52.4 65.1
비교예 4 73.9 68.0 76.7 68.1 52.7 67.9
비교예 5 78.6 67.7 72.5 70.6 65.6 71.0
상기한 표 2 에 나타낸 결과로 부터, 가장 높은 접착 강도를 나타내는 것은 비교예 2 의 공시 조성물 (B)('연질')이나, 본 발명에 따른 실시예인 '중질' 공시 조성물 (C)의 경우 이에 비하여 별로 손색이 없는 110∼155 Kgf/cm2범위의 높은 접착 강도를 나타냈으며, 비교예 3 내지 5 의 '중질' 공시 조성물의 경우에는 '경질' 공시 조성물 (A)의 경우를 약간 상회하는 정도의 별로 만족스럽지 못한 결과를 나타냈다.
따라서, 이러한 결과로 부터, 본 발명에 따른 '중질' 에폭시 수지 조성물의 경우에 있어서의 이러한 예기치 못한 높은 접착 강도는 CuO 및/또는 Cu2O 의 첨가에 기인하는 것임을 알 수 있다.
계면 박리 평가 시험
상기한 실시예 및 비교예 1 내지 5 의 개질 에폭시 수지 조성물을 이용하여 사이즈 98×98 mil2및 415×381 mil2의 반도체 칩을 각각 5×5 mm2및 11.5×11.5 mm2크기의 반도체 칩 탑재판상에 동일 조건하에 도포, 실장하여 경화시킨 후, 동일 조건하에 와이어 본딩 및 수지 봉지부를 몰딩한 후, 30℃, 60% 상대 습도 조건하에서 168 시간 방치한 후, 솔더링 시뮬레이션 처리한 다음, 주사형 음향 단층 사진을 통하여 판정하였다. 칩 사이즈 98×98 mil2및 반도체 칩 탑재판 사이즈 5×5 mm2의 경우를 도 3 에, 칩 사이즈 415×381 mil2및 반도체 칩 탑재판 사이즈 11.5×11.5 mm2의 경우를 도 4 에 나타내며 사진중 검은 부분은 계면 박리가 발생된 부분을 나타낸다. 도 3 및 도 4 의 경우에 있어서 a 로 표시한 도면은 외부 리이드를 215℃ 에서 증기상 솔더링(VPS:Vapor Phase Soldering)시킨 패키지의 경우를 나타내며, b 로 표시한 도면은 235℃ 에서 적외선 리플로우(IR Reflow)시킨 패키지의 경우를 나타낸다.
도 3a, 3b 및 도 4a, 4b 의 결과는 다음과 같다.
'경질' 에폭시 수지 조성물을 나타내는 공시 조성물 (A)의 경우, 작은 사이즈의 반도체 칩이 실장된 패키지에 있어서는 대체로 계면박리없는 비교적 양호한 결과를 나타냈으나(도 3a 및 3b 의 (A) 참조), 큰 사이즈의 반도체 칩이 실장된 반도체 패키지에 있어서는 대부분의 경우 계면박리가 많은 좋치 못한 결과를 나타냈다((도 4a 및 4b 의 (A) 참조). 한편, 칩 사이즈에 관계없이 215℃ 에서 VPS 처리한 패키지들에 있어서의 결과가 235℃ 에서 IR 리플로우 처리한 패키지들 보다 양호한 결과를 나타냈다. 이들 결과로 부터, 공시 조성물 (A) 는 작은 사이즈의 반도체 칩을 갖는 작은 사이즈의 패키지에만 적합한 것임을 알 수 있었다.
'연질' 에폭시 수지 조성물을 나타내는 공시 조성물 (B)의 경우, 작은 사이즈의 반도체 칩이 실장된 패키지에 있어서는 대부분의 패키지에서 계면박리가 발생한 매우 열악한 결과를 나타냈으나(도 3a 및 3b 의 (B) 참조), 큰 사이즈의 반도체 칩이 실장된 반도체 패키지에 있어서는 계면박리가 없는 양호한 결과를 나타냈다((도 4a 및 4b 의 (B) 참조). 이들 결과로 부터, 공시 조성물 (B) 는 큰 사이즈의 반도체 칩을 갖는 큰 사이즈의 패키지에만 적합한 것임을 알 수 있었다. 한편, 칩 사이즈에 관계없이 215℃ 에서 VPS 처리한 패키지들에 있어서의 결과가 235℃ 에서 IR 리플로우 처리한 패키지들 보다 약간 양호한 결과를 나타냈으며, 이는 처리 온도가 높을수록 계면박리 현상이 발생하기 쉽다는 것을 시사한다.
한편, '연질' 에폭시 수지 조성물을 개질한 본 발명에 따른 '중질'의 공시 조성물 (C)의 경우에는, 작은 사이즈의 반도체 칩이 실장된 VPS 처리된 패키지에서 계면박리가 전혀 없는 매우 양호한 결과를 나타냈으며(도 3a 의 (C) 참조), IR 리플로우 처리한 패키지에서도 비교적 양호한 결과를 나타냈고(도 3b 의 (C) 참조), 큰 사이즈의 반도체 칩이 실장된 반도체 패키지에 있어서는 모든 경우에 있어 매우 양호한 결과를 나타냈다((도 4a 및 4b 의 (C) 참조). 본 발명에 따른 공시 조성물 (C)의 경우에는 칩 사이즈에 관계없이 매우 양호한 결과를 보이므로, 작거나 또는 큰 사이즈의 반도체 칩에 모두 사용할 수 있다는 것을 나타내며, 이는 매우 고무적인 결과이다.
반면에, '연질' 에폭시 수지 조성물을 개질한 '중질의' 공시 조성물 (D), (E) 및 (F)의 경우, (D) 및 (F)는 (A)의 경우와 비슷한 결과를 나타냈으나, (E)는 작은 사이즈의 반도체 칩을 VPS 처리한 경우에 있어서만 양호한 결과를 나타냈으며 그 외의 경우에서는 열악한 결과를 나타냈다. 이들 결과로 부터, 공시 조성물 (D), (E) 및 (F)는 '중질'로 개질하였음에도 불구하고 작은 사이즈의 반도체 칩을 갖는 작은 사이즈의 패키지에만 적합한 것임을 알 수 있었다.
이들 결과를 종합하면, 본 발명의 공시 조성물 (C)의 경우에 있어서의 놀라운 계면 방지 효과는 CuO 및/또는 Cu2O 의 첨가에 기인하는 것임을 알 수 있다.
작업성 평가 - 점도 측정
CuO/Cu2O 를 무기 충진재의 전 중량을 기준으로 0%, 10%, 20%, 30%, 40%, 50% 함유하며, 각각 은을 무기 충진재의 전 중량을 기준으로 100%, 90%, 80%, 70%, 60%, 50% 함유하는 5 종의 본 발명에 따른 공시 조성물(수지 성분 30 중량부 / 전 무기 충진재 100 중량부)에 대한 25℃ 에서의 점도를 측정하였으며, 그 결과를 도 5 에 나타낸다.
CuO/Cu2O 의 함량이 0% 인 경우 조성물의 점도는 약 8,350 cps 였으며, 40% 까지는 큰 변화없이 일정하게 약간씩 증가하다가 40%를 초과하게 되면 점도값이 약 14,600 cps 로 부터 급격히 증가하여 50%에서는 약 18,400 cps 에 이르렀다.
리이드 프레임의 반도체 칩 탑재판상에 에폭시 수지 조성물을 자동으로 디스펜싱하는 오토 디스펜서의 경우 에폭시 수지 조성물의 점도가 15,000 cps 정도에 이르면 작업성이 열등해지며 20,000 cps 에 이르면 작업은 더 이상 불가능해지게 된다.
따라서, 본 발명에 따른 반도체 칩 접착용 에폭시 수지 조성물중의 CuO/Cu2O 함량은, 수지 성분 및 무기 충진재의 상대적인 조성비에 따라 차이는 있지만, 전술한 바와 같이, 전 무기 충진재의 중량에 대하여 0.1 내지 50 중량% 이다.
상술한 바와 같이, 본발명에 따른 조성물은 와이어 본딩시의 본딩 머신에 의한 스틱킹시 와이어 본딩 불량을 초래하지 않을 정도의 비교적 높은 탄성률을 가지면서도 만족스러운 접착 강도를 나타내므로 계면박리 및/또는 크랙 발생이 효과적으로 억제될 수 있을 뿐만 아니라 양호한 작업성을 가지므로, 반도체 칩의 사이즈에 관계없이 사용될 수가 있다.

Claims (6)

  1. 에폭시 수지, 경화제, 희석제, 경화 촉진제 및 틱소트로프제(Thixo- tropic agent)로 구성되는 수지 성분과 무기 충진재(Filler)를 포함하는 에폭시 수지 조성물에 있어서,
    상기한 수지 성분이 10∼50 중량% 이고 상기한 무기 충진재가 50∼90 중량% 이며, 상기한 무기 충진재가 전 무기 충진재 중량에 대하여 0.1∼50 중량% 의 CuO, Cu2O, 및 그 혼합물로 이루어지는 군으로 부터 선택되는 적어도 하나의 성분 및 전 무기 충진재 중량에 대하여 50∼99.9 중량% 의 은(Ag)으로 구성되는 반도체 칩 접착용 에폭시 수지 조성물.
  2. 제 1 항에 있어서, CuO, Cu2O, 및 그 혼합물로 이루어지는 군으로 부터 선택되는 적어도 하나의 성분이 무기 충진재의 전 중량 기준으로 5∼25 중량% 인 반도체 칩 접착용 에폭시 수지 조성물.
  3. 제 1 항에 있어서, 수지 성분이 20∼40 중량%, 무기 충진재가 60∼80 중량%로 구성되는 반도체 칩 접착용 에폭시 수지 조성물.
  4. 제 1 항에 있어서, 상기한 조성물의 탄성률이 0℃ 에서 2∼4×109Pa 범위이고 25∼150℃ 범위에서 완만히 저하하여 150℃를 초과하면 7×107∼3×108Pa 범위가 되는 반도체 칩 접착용 에폭시 수지 조성물.
  5. 제 1 항에 있어서, 상기한 조성물의 25℃ 에서의 점도가 8,000∼20,000 cps 범위인 반도체 칩 접착용 에폭시 수지 조성물.
  6. 제 1 항에 있어서, 상기한 조성물로 이루어지는 반도체 칩과 리이드 프레임의 탑재판 사이의 접착층의 접착 강도가 100∼170 kgf/cm2범위인 반도체 칩 접착용 에폭시 수지 조성물.
KR1019980027292A 1998-07-07 1998-07-07 반도체 칩 접착용 에폭시 수지 조성물 KR100260390B1 (ko)

Priority Applications (12)

Application Number Priority Date Filing Date Title
KR1019980027292A KR100260390B1 (ko) 1998-07-07 1998-07-07 반도체 칩 접착용 에폭시 수지 조성물
US09/347,794 US6225379B1 (en) 1998-07-07 1999-07-06 Epoxy resin composition for bonding semiconductor chips
PT99113152T PT971009E (pt) 1998-07-07 1999-07-07 Composicao adesiva para ligacao de pastilhas semicondutoras
CNB991109511A CN1169902C (zh) 1998-07-07 1999-07-07 用于连接半导体芯片的粘合组合物
DE69911320T DE69911320T2 (de) 1998-07-07 1999-07-07 Klebstoffzusammensetzung zur Verklebung von Halbleiterchips
TW88111633A TW574338B (en) 1998-07-07 1999-07-07 Adhesive composition for bonding semiconductor chips
IDP990649D ID25968A (id) 1998-07-07 1999-07-07 Komposisi resin epoksi untuk pengikatan keping-keping (chip-chip) semikonduktor
HK99102892A HK1026334A2 (en) 1998-07-07 1999-07-07 Adhesive composition for bonding semiconductor chips
JP19332799A JP4408484B2 (ja) 1998-07-07 1999-07-07 接着用樹脂組成物
EP99113152A EP0971009B1 (en) 1998-07-07 1999-07-07 Adhesive composition for bonding semiconductor chips
MYPI99002847A MY121395A (en) 1998-07-07 1999-07-07 Epoxy resin composition for bonding semiconductor chips
SG1999003317A SG74150A1 (en) 1998-07-07 1999-07-07 Adhesive composition for bonding semiconductor chips

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980027292A KR100260390B1 (ko) 1998-07-07 1998-07-07 반도체 칩 접착용 에폭시 수지 조성물

Publications (2)

Publication Number Publication Date
KR19990007508A KR19990007508A (ko) 1999-01-25
KR100260390B1 true KR100260390B1 (ko) 2000-07-01

Family

ID=19543346

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980027292A KR100260390B1 (ko) 1998-07-07 1998-07-07 반도체 칩 접착용 에폭시 수지 조성물

Country Status (12)

Country Link
US (1) US6225379B1 (ko)
EP (1) EP0971009B1 (ko)
JP (1) JP4408484B2 (ko)
KR (1) KR100260390B1 (ko)
CN (1) CN1169902C (ko)
DE (1) DE69911320T2 (ko)
HK (1) HK1026334A2 (ko)
ID (1) ID25968A (ko)
MY (1) MY121395A (ko)
PT (1) PT971009E (ko)
SG (1) SG74150A1 (ko)
TW (1) TW574338B (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3481117B2 (ja) * 1998-02-25 2003-12-22 富士通株式会社 半導体装置及びその製造方法
US5968534A (en) * 1998-03-04 1999-10-19 Campbell; John Compound for the amelioration of pseudofollicultis
JP3931855B2 (ja) 2003-08-08 2007-06-20 株式会社日立製作所 電子回路装置
JP5757625B2 (ja) 2008-04-25 2015-07-29 エルジー・ケム・リミテッド エポキシ系組成物、接着フィルム、ダイシングダイボンディングフィルム及び半導体装置
US7851930B1 (en) * 2008-06-04 2010-12-14 Henkel Corporation Conductive adhesive compositions containing an alloy filler material for better dispense and thermal properties
US8004078B1 (en) 2009-03-17 2011-08-23 Amkor Technology, Inc. Adhesive composition for semiconductor device
TWI608062B (zh) * 2011-05-31 2017-12-11 住友電木股份有限公司 樹脂組成物、使用它之半導體裝置及半導體裝置之製造方法
JP2015225913A (ja) * 2014-05-27 2015-12-14 信越化学工業株式会社 ダイボンド材樹脂組成物及び半導体装置
EP3093319A1 (en) * 2015-05-13 2016-11-16 Heraeus Deutschland GmbH & Co. KG Electrically conductive composition
US10224255B2 (en) 2016-06-14 2019-03-05 Nxp Usa, Inc. Shielded and packaged electronic devices, electronic assemblies, and methods
EP3524653B1 (de) * 2018-02-09 2021-07-07 Heraeus Deutschland GmbH & Co. KG Elektrisch leitfähige zusammensetzung
CN114203664B (zh) * 2021-12-06 2022-08-26 气派科技股份有限公司 一种高可靠性封装结构的制备方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6040475B2 (ja) * 1980-08-23 1985-09-11 日本電波工業株式会社 導電性接着剤
JPS60178647A (ja) * 1984-02-27 1985-09-12 Toshiba Corp 半導体装置
KR0124788B1 (ko) * 1994-06-16 1997-11-26 황인길 반도체 패키지용 구리산화물-충진 폴리머 다이 어태치 접착제 조성물

Also Published As

Publication number Publication date
TW574338B (en) 2004-02-01
PT971009E (pt) 2004-02-27
ID25968A (id) 2000-11-16
JP4408484B2 (ja) 2010-02-03
HK1026334A2 (en) 2000-11-10
US6225379B1 (en) 2001-05-01
CN1169902C (zh) 2004-10-06
JP2000119629A (ja) 2000-04-25
KR19990007508A (ko) 1999-01-25
EP0971009A2 (en) 2000-01-12
DE69911320D1 (de) 2003-10-23
EP0971009B1 (en) 2003-09-17
DE69911320T2 (de) 2004-07-08
EP0971009A3 (en) 2001-01-10
MY121395A (en) 2006-01-28
SG74150A1 (en) 2000-07-18
CN1242404A (zh) 2000-01-26

Similar Documents

Publication Publication Date Title
US7326369B2 (en) Low stress conductive adhesive
JP4568940B2 (ja) 封止用エポキシ樹脂組成物及び電子部品装置
WO2006059542A1 (ja) エポキシ樹脂組成物及び半導体装置
KR100260390B1 (ko) 반도체 칩 접착용 에폭시 수지 조성물
JP2017057410A (ja) 封止用エポキシ樹脂組成物及び電子部品装置
US5582772A (en) Copper oxide-filled polymer die attach adhesive composition for semiconductor package
JPH1135796A (ja) 封止用樹脂組成物及び半導体装置
JPH1117075A (ja) 半導体装置
JP3240861B2 (ja) エポキシ樹脂組成物及び半導体装置
JP3475792B2 (ja) 多重モールド半導体装置の内層封止用エポキシ樹脂組成物及び多重モールド半導体装置
JPH0855867A (ja) 樹脂封止型半導体装置
JP2008045075A (ja) 封止用エポキシ樹脂組成物及び電子部品装置
JP2001270932A (ja) エポキシ樹脂組成物及び半導体装置
JP2008007692A (ja) 封止用エポキシ樹脂組成物及び電子部品装置
JPH08127636A (ja) 半導体封止用エポキシ樹脂組成物及び半導体装置
JP4736406B2 (ja) エポキシ樹脂組成物及び半導体装置
JP2006182803A (ja) エポキシ樹脂組成物及び半導体装置
JP4765159B2 (ja) エポキシ樹脂組成物及び半導体装置
JP2008223004A (ja) 半導体封止用エポキシ樹脂組成物及び半導体装置
JP2965392B2 (ja) 半導体装置
JP2595868B2 (ja) 半導体封止用樹脂組成物及び半導体装置
JP2872828B2 (ja) 半導体装置
KR100671128B1 (ko) 반도체 소자 밀봉용 에폭시 수지 조성물
JP2008195874A (ja) エポキシ樹脂組成物、及び半導体装置
JP2000200864A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
G15R Request for early publication
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee