KR100259591B1 - 반도체장치 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치 및 그의 제조방법에 관한 것으로서 제 1 도전형의 반도체기판 상에 제 1 게이트산화막을 개재시켜 줄무늬 형상으로 일 방향으로 길게 형성된 제 1 게이트와 제 2 도전형의 제 1 소오스 및 제 1 드레인영역을 갖도록 형성된 구동소자용 모스트랜지스터와; 상기 반도체기판 상에 상기 게이트를 덮으며 상기 제 1 드레인영역의 소정 부분이 노출되도록 형성된 절연막과, 상기 절연막 상의 상기 제 1 게이트와 대응하는 부분에 상기 일 방향으로 길게 형성되며 소정 부분이 돌출되어 상기 제 1 드레인영역과 접촉되어 전기적으로 연결되게 형성된 제 2 게이트와, 상기 제 2 게이트의 표면에 형성된 제 2 게이트산화막과, 상기 절연막 및 제 2 게이트산화막 상에 상기 제 1 및 제 2 게이트와 수직되며 양측이 제 2 도전형의 불순물이 고농도로 도핑된 제 2 소오스 및 제 2 드레인영역이 형성되되 상기 제 2 드레인영역이 상기 제 1 드레인영역과 접촉되어 전기적으로 연결되고 대응하는 부분이 제 2 도전형의 불순물이 저농도로 도핑되어 채널영역으로 이용되는 활성영역을 포함한다. 따라서, 부하 저항소자로 사용되는 박막트랜지스터가 공핍형이며 제 2 드레인영역이 단결정 상태로 형성되어 막질 특성이 양호하므로 고부하 저항을 가져 누설 전류를 감소시킬 수 있다.
Description
본 발명은 반도체장치 및 그의 제조방법에 관한 것으로서, 특히, 부하 저항소자로 박막트랜지스터(Thin Film Transister)를 갖는 반도체장치 및 그의 제조방법에 관한 것이다.
일반적으로 스태틱 램(SRAM)은 각각 2개의 전송 소자, 구동 소자 및 부하 저항 소자으로 구성된다. 상기에서 부하 저항 소자로 MOS트랜지스터나 고저항 소자를 사용되고 있다. 그러나, 부하저항으로 MOS트랜지스터를 사용하면 구동 트랜지스터와 동일한 반도체기판 상에 형성되므로 집적도가 저하된다. 또한, 고저항 소자를 사용하면 동작시 인가되는 전압에 의해 전류가 일정하게 흐르므로 전류의 제어가 불가능하며 대기시에도 미세 전류가 흐르게 되어 전력의 소모가 큰 문제점이 있다.
그러므로, 박막트랜지스터를 S램 소자의 부하 저항으로 사용되고 있다. S램 소자의 부하 저항으로 박막트랜지스터를 사용하면 동작시 많은 전류를 흐르게 할 수 있을 뿐만 아니라 전류의 양을 조절할 수 있다. 또한, 대기시에 미세 전류의 양을 감소시키므로 전력의 소모를 감소시킨다.
도 1는 종래 기술에 따른 반도체장치의 평면도이고, 도 2는 도 1을 x-x선으로 자른 단면도이며, 도 3는 도 1을 y-y선으로 자른 단면도이다.
종래 기술에 따른 반도체장치는 P형의 반도체기판(11) 상에 구동소자로 사용되는 N형의 모스트랜지터와 부하 저항소자로 사용되는 P형의 박막트랜지스터로 형성된다.
상기에서 N형의 모스트랜지스터는 반도체기판(11) 상의 소정 부분에 제 1 게이트산화막(13)을 개재시켜 제 1 게이트(15)가 y축을 따라 줄무늬 형상으로 길게 형성되며, 이 제 1 게이트(15)의 측면에 측벽(19)이 형성된다. 반도체기판(11)에 제 1 게이트(15)를 마스크로 사용하여 N형의 불순물이 저농도로 도핑된 저농도영역(17)과, 제 1 게이트(15) 및 측벽(19)을 마스크로 사용하여 N형의 불순물이 고농도로 도핑된 제 1 소오스 및 제 1 드레인영역(21)(23)이 형성된다.
P형의 박막트랜지스터는 N형의 모스트랜지스터 상에 절연막(25)을 개재시켜 제 2 게이트(27), 제 2 게이트산화막(29), 활성영역(31), 제 2 소오스 및 제 2 드레인영역(33)(35)으로 형성된다.
상기에서 제 2 게이트(27)는 제 1 게이트(15)와 수직되게 형성되며, 이 제 1 게이트(15)의 절연막(29)의 소정 부분이 제거되어 노출되는 부분과 접촉되어 전기적으로 연결된다. 제 2 게이트산화막(29)은 제 2 게이트(27)의 표면에 형성되며, 절연막(25) 및 제 2 게이트산화막(29) 상에 활성영역(31)이 y축을 따라 줄무늬 형상으로 길게 형성된다. 활성영역(31)의 제 2 게이트(27) 양측은 P형의 불순물이 고농도로 도핑되어 제 2 소오스 및 제 2 드레인영역(33)(35)으로 이용되고, 제 2 게이트(27) 하부는 N형의 불순물이 저농도로 도핑되어 P형 박막트랜지스터의 채널로 이용된다.
상술한 구조의 반도체장치는 구동소자로 이용되는 N형 모스트랜지터와 부하 저항 소자로 이용되는 P형 박막트랜지스터가 인버터 구성을 이루어 동작한다. 즉, 구동소자로 이용되는 N형 모스트랜지터가 구동하면 P형 박막트랜지스터는 부하 저항 소자로 작용하여 소비 전류, 특히, 대기 전류(standby current)를 감소시킨다.
그러나, 상술한 종래의 반도체장치는 P형 박막트랜지스터의 드레인영역이 다결정실리콘으로 형성되므로 막 특성이 저하되므로 대기 전류와 같은 누설 전류가 증가되는 문제점이 있었다.
따라서, 본 발명의 목적은 부하 저항소자의 동작 대기시 누설 전류를 감소시킬 수 있는 반도체장치를 제공함에 있다.
본 발명의 다른 목적은 부하 저항소자의 드레인영역을 단결정실리콘으로 형성하여 부하 저항 소자의 대기 전류를 감소시킬 수 있는 반도체장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치는 제 1 도전형의 반도체기판 상에 제 1 게이트산화막을 개재시켜 줄무늬 형상으로 일 방향으로 길게 형성된 제 1 게이트와 제 2 도전형의 제 1 소오스 및 제 1 드레인영역을 갖도록 형성된 구동소자용 모스트랜지스터와; 상기 반도체기판 상에 상기 게이트를 덮으며 상기 제 1 드레인영역의 소정 부분이 노출되도록 형성된 절연막과, 상기 절연막 상의 상기 제 1 게이트와 대응하는 부분에 상기 일 방향으로 길게 형성되며 소정 부분이 돌출되어 상기 제 1 드레인영역과 접촉되어 전기적으로 연결되게 형성된 제 2 게이트와, 상기 제 2 게이트의 표면에 형성된 제 2 게이트산화막과, 상기 절연막 및 제 2 게이트산화막 상에 상기 제 1 및 제 2 게이트와 수직되며 양측이 제 2 도전형의 불순물이 고농도로 도핑된 제 2 소오스 및 제 2 드레인영역이 형성되되 상기 제 2 드레인영역이 상기 제 1 드레인영역과 접촉되어 전기적으로 연결되고 대응하는 부분이 제 2 도전형의 불순물이 저농도로 도핑되어 채널영역으로 이용되는 활성영역을 포함한다.
상기 다른 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 제 1 도전형의 반도체기판 상에 제 1 게이트산화막을 개재시켜 줄무늬 형상의 제 1 게이트를 일 방향으로 길게 형성하고 상기 제 1 게이트를 마스크로 사용하여 제 2 도전형의 불순물을 이온 주입하여 제 1 소오스 및 제 1 드레인영역을 형성하는 공정과, 상기 반도체기판 상에 제 1 게이트를 덮으며 상기 제 1 드레인영역의 소정 부분을 노출시키는 절연막을 형성하는 공정과, 상기 절연막 상의 상기 제 1 게이트와 대응하는 부분에 상기 제 1 드레인영역과 접촉되어 전기적으로 연결되게 제 2 게이트를 상기 일 방향으로 길게 형성하는 공정과, 상기 제 2 게이트의 표면에 상기 제 1 드레인영역의 소정 부분을 노출시키는 제 2 게이트산화막를 형성하는 공정과,
상기 절연막 및 제 2 게이트산화막 상에 상기 제 1 및 제 2 게이트와 수직되며 일측이 상기 제 1 드레인영역의 노출된 부분과 접촉되도록 제 2 도전형이 저농도로 도핑된 활성영역을 형성하는 공정과, 상기 활성영역의 상기 제 2 게이트의 양측과 대응하는 부분에 제 2 도전형의 불순물을 고농도로 이온 주입하여 제 2 소오스 및 제 2 드레인영역을 형성하는 공정을 구비한다.
도 1는 종래 기술에 따른 반도체장치의 평면도
도 2는 도 1을 x-x선으로 자른 단면도
도 3는 도 1을 y-y선으로 자른 단면도
도 4는 본 발명에 따른 반도체장치의 평면도
도 5는 도 4를 X-X선으로 자른 단면도
도 6는 도 4를 Y-Y선으로 자른 단면도
도 7a 내지 도 7e는 본 발명에 따른 반도체장치의 제조공정도
이하, 첨부한 도면을 참조하여 본 발명을 설명한다.
도 4는 본 발명에 따른 반도체장치의 평면도이고, 도 5는 도 4를 X-X선으로 자른 단면도이며, 도 6는 도 4를 Y-Y선으로 자른 단면도이다.
본 발명에 따른 반도체장치는 P형의 반도체기판(41) 상에 구동소자로 사용되는 N형 모스트랜지터와 부하 저항소자로 사용되는 공핍형(depletion type)의 N형 박막트랜지스터로 형성된다.
상기에서 N형의 모스트랜지스터는 반도체기판(41) 상의 소정 부분에 제 1 게이트산화막(43)을 개재시켜 제 1 게이트(45)가 Y축을 따라 줄무늬 형상으로 길게 형성되며, 이 제 1 게이트(45)의 측면에 측벽(49)이 형성된다. 반도체기판(41)에 제 1 게이트(45)를 마스크로 사용하여 N형의 불순물이 저농도로 도핑된 LDD(Lightly Doped Drain) 구조를 형성하기 위한 저농도영역(47)과, 제 1 게이트(45) 및 측벽(49)을 마스크로 사용하여 N형의 불순물이 고농도로 도핑된 제 1 소오스 및 제 1 드레인영역(51)(53)이 형성된다.
N형의 박막트랜지스터는 N형의 모스트랜지스터 상에 절연막(55)을 개재시켜 제 2 게이트(57), 제 2 게이트산화막(59), 활성영역(61), 제 2 소오스 및 제 2 드레인영역(63)(65)으로 형성된다.
상기에서 제 2 게이트(57)는 절연막(55)의 제 1 게이트(45)와 대응하는 부분에 Y축을 따라 길게 형성되며 소정 부분이 돌출되어 제 1 드레인영역(53)과 접촉되어 전기적으로 연결되게 형성된다.
제 2 게이트산화막(59)은 제 2 게이트(57)의 표면에 형성되며, 절연막(55) 및 제 2 게이트산화막(59) 상에 활성영역(61)이 X축을 따라 줄무늬 형상으로 길게 형성된다. 활성영역(61)의 제 2 게이트(57) 양측은 N형의 불순물이 고농도로 도핑되어 제 2 소오스 및 제 2 드레인영역(63)(65)으로 이용되고, 제 2 게이트(57) 하부는 N형의 불순물이 저농도로 도핑되어 N형 박막트랜지스터의 채널로 이용된다. 상기에서 N형 박막트랜지스터는 채널로 이용되는 활성영역(61)이 제 2 소오스 및 제 2 드레인영역(63)(65)과 동일한 도전형으로 도핑되므로 공핍형이 된다. 그리고, 제 2 드레인영역(65)은 제 1 드레인영역(53)의 단결정실리콘을 시드(seed)로하여 고상에피택시(solid phase epitaxy)되어 단결정상태가 된다. 또한, 활성영역(61)의 제 2 게이트(57)와 제 2 소오스 및 제 2 드레인영역(63)(65)의 사이는 오프셋영역(offset region : 67)이 된다.
상술한 구조의 반도체장치는 부하 저항소자로 사용되는 N형의 박막트랜지스터의 제 2 소오스영역(63)은 전원 전압단(Vcc : 도시되지 않음)과 연결되고, 구동 소자로 사용되는 N형의 모스트랜지터의 제 1 소오스영역(51)은 접지단(Vss : 도시되지 않음)과 연결된다.
구동 소자로 사용되는 N형 모스트랜지터는 구동시 제 1 게이트(45)에 동작 전압(Vcc)이 인가되어 '턴온(turn on)'된다. 이 때, 제 1 드레인영역(53)이 제 2 게이트(57)와 제 2 드레인영역(65)과 공통으로 접속되어 있으므로 '로우(low)' 상태가 되어 부하 저항소자로 사용되는 P형 박막트랜지스터도 '턴온'되어 구동전류가 흐르게 된다.
그러나, N형 모스트랜지터는 대기시 제 1 게이트(45)에 0V의 전압이 인가되어 '턴오프'(turn off)된다. 이 때, 제 2 게이트(57)와 제 2 드레인영역(65)은 '하이(high)' 상태가 되어 '턴오프'되므로 구동전류가 흐르지 않게 된다. 이 때, 제 2 드레인영역(65)이 단결정 상태이므로 막질 특성이 양호하여 다결정실리콘 보다 고부하 저항을 얻을 수 있어 누설 전류를 감소시킨다. 또한, 부하 저항소자로 사용되는 공핍형 N형 박막트랜지스터의 공핍 상태의 활성영역(61)에 의해 저항이 증가되므로 누설 전류가 흐르는 것을 방지한다.
도 7a 내지 도 7e는 본 발명에 따른 반도체장치의 제조공정도이다.
도 7a를 참조하면, P형의 반도체기판(41) 상에 제 1 게이트산화막(43)을 형성한다. 그리고, 제 1 게이트산화막(43) 상에 불순물이 도핑된 다결정실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착하고 포토리쏘그래피 방법으로 일 방향으로 줄무늬 형상으로 길게 패터닝하여 제 1 게이트(45)를 형성한다.
제 1 게이트(45)를 마스크로 사용하여 인(P) 또는 아세닉(As) 등의 N형 불순물을 저농도로 이온 주입하고 열처리하여 LDD 구조를 형성하기 위한 저농도영역(47)을 형성한다.
도 7b를 참조하면, 제 1 게이트(45)의 측면에 측벽(49)을 형성한다. 측벽(49)은 반도체기판(41) 상에 제 1 게이트(45)를 산화실리콘 등의 절연물질을 덮도록 CVD 방법으로 증착한 반응성이온식각(Reactive Ion Etching : RIE) 등의 방법으로 에치백하므로써 형성된다.
제 1 게이트(45) 및 측벽(49)을 마스크로 사용하여 인(P) 또는 아세닉(As) 등의 N형 불순물을 고농도로 이온 주입하고 열처리하여 제 1 소오스 및 제 1 드레인영역(51)(53)을 형성한다.
도 7c를 참조하면, 반도체기판(41) 상에 제 1 게이트(45) 및 측벽(49)을 덮도록 산화실리콘 등의 절연물질을 CVD 방법으로 증착하여 절연막(55)을 형성한다. 그리고, 절연막(55)을 제 1 드레인영역(53)의 소정 부분이 노출되도록 패터닝한다(도시되지 않음).
절연막(55) 상에 불순물이 도핑된 다결정실리콘을 제 1 드레인영역(53)의 노출된 부분과 접촉되도록 CVD 방법으로 증착한다. 그리고, 다결정실리콘을 절연막(55) 상의 제 1 게이트(45)와 대응하는 부분에 잔류되도록 패터닝하여 부하 저항 소자로 사용되는 박막트랜지스터의 제 2 게이트(57)를 형성한다. 이 때, 제 2 게이트(57)는 제 1 드레인영역(53)의 노출된 부분과 접촉되도록 돌출되게 형성되어 제 2 게이트(57)와 제 1 드레인영역(53)이 전기적으로 연결되도록 한다.
도 7d를 형성하면, 제 2 게이트(57)의 표면에 제 2 게이트산화막(59)를 형성한다. 상기에서 제 2 게이트산화막(59)은 제 2 게이트(57)의 표면을 열산화하므로써 형성된다. 그리고, 절연막(55)을 제 1 드레인영역(53)의 소정 부분이 노출되도록 패터닝한다.
절연막(55) 및 제 2 게이트산화막(59) 상에 인(P) 또는 아세닉(As) 등의 N형 불순물이 저농도로 도핑된 다결정실리콘을 제 1 드레인영역(53)의 노출된 부분과 접촉되도록 CVD 방법으로 증착한다. 그리고, 다결정실리콘을 제 1 및 제 2 게이트(45)(57)와 직교하는 타측 방향으로 패터닝하여 활성영역(61)을 형성한다. 이 때, 활성영역(61)을 제 1 드레인영역(53)과 접촉되게 형성한다.
도 7e를 참조하면, 활성영역(61)의 제 2 게이트(57) 양측에 인(P) 또는 아세닉(As) 등의 N형 불순물을 고농도로 이온 주입하고 열처리하여 N형 박막트랜지스터의 제 2 소오스 및 제 2 드레인영역(63)(65)을 형성한다. 상기에서, 활성영역(61)의 제 2 게이트(57)와 대응하는 부분은 불순물이 주입되지 않으며 N형 박막트랜지스터의 채널로 사용된다. 채널로 이용되는 활성영역(61)이 제 2 소오스 및 제 2 드레인영역(63)(65)과 동일한 도전형으로 도핑되므로 N형 박막트랜지스터는 공핍형이 된다. 또한, 활성영역(61)의 제 2 게이트(57)와 제 2 소오스 및 제 2 드레인영역(63)(65)의 사이는 오프셋영역(offset region : 67)이 된다.
상기에서 제 2 드레인영역(65)은 열처리시 제 1 드레인영역(53)의 단결정실리콘을 시드(seed)로하여 고상에피택시화 되어 단결정상태로 변환된다. 그러므로, 제 1 드레인영역(53)은 막질의 특성이 양호해져 다결정실리콘 보다 고부하 저항을 갖게된다.
따라서, 본 발명은 부하 저항소자로 사용되는 박막트랜지스터가 공핍형이며 제 2 드레인영역이 단결정 상태로 형성되어 막질 특성이 양호하므로 고부하 저항을 가져 누설 전류를 감소시킬 수 있는 잇점이 있다.
Claims (4)
- 제 1 도전형의 반도체기판 상에 제 1 게이트산화막을 개재시켜 줄무늬 형상으로 일 방향으로 길게 형성된 제 1 게이트와 제 2 도전형의 제 1 소오스 및 제 1 드레인영역을 갖도록 형성된 구동소자용 모스트랜지스터와;상기 반도체기판 상에 상기 게이트를 덮으며 상기 제 1 드레인영역의 소정 부분이 노출되도록 형성된 절연막과,상기 절연막 상의 상기 제 1 게이트와 대응하는 부분에 상기 일 방향으로 길게 형성되며 소정 부분이 돌출되어 상기 제 1 드레인영역과 접촉되어 전기적으로 연결되게 형성된 제 2 게이트와,상기 제 2 게이트의 표면에 형성된 제 2 게이트산화막과,상기 절연막 및 제 2 게이트산화막 상에 상기 제 1 및 제 2 게이트와 수직되며 양측이 제 2 도전형의 불순물이 고농도로 도핑된 제 2 소오스 및 제 2 드레인영역이 형성되되 상기 제 2 드레인영역이 상기 제 1 드레인영역과 접촉되어 전기적으로 연결되고 대응하는 부분이 제 2 도전형의 불순물이 저농도로 도핑되어 채널영역으로 이용되는 활성영역을 포함하는 부하저항소자용 박막트랜지스터를 포함하는 반도체장치.
- 청구항 1에 있어서 제 2 드레인영역은 상기 제 1 드레인영역의 단결정실리콘을 시드(seed)로하여 고상에피택시(solid phase epitaxy)되어 단결정상태로 형성된 반도체장치.
- 제 1 도전형의 반도체기판 상에 제 1 게이트산화막을 개재시켜 줄무늬 형상의 제 1 게이트를 일 방향으로 길게 형성하고 상기 제 1 게이트를 마스크로 사용하여 제 2 도전형의 불순물을 이온 주입하여 제 1 소오스 및 제 1 드레인영역을 형성하는 공정과,상기 반도체기판 상에 제 1 게이트를 덮으며 상기 제 1 드레인영역의 소정 부분을 노출시키는 절연막을 형성하는 공정과,상기 절연막 상의 상기 제 1 게이트와 대응하는 부분에 상기 제 1 드레인영역과 접촉되어 전기적으로 연결되게 제 2 게이트를 상기 일 방향으로 길게 형성하는 공정과,상기 제 2 게이트의 표면에 상기 제 1 드레인영역의 소정 부분을 노출시키는 제 2 게이트산화막를 형성하는 공정과,상기 절연막 및 제 2 게이트산화막 상에 상기 제 1 및 제 2 게이트와 수직되며 일측이 상기 제 1 드레인영역의 노출된 부분과 접촉되도록 제 2 도전형이 저농도로 도핑된 활성영역을 형성하는 공정과,상기 활성영역의 상기 제 2 게이트의 양측과 대응하는 부분에 제 2 도전형의 불순물을 고농도로 이온 주입하여 제 2 소오스 및 제 2 드레인영역을 형성하는 공정을 구비하는 반도체장치의 제조방법.
- 청구항 3에 있어서 상기 제 2 드레인영역을 상기 불순물을 이온 주입한 후 열처리할 때 상기 제 1 드레인영역의 단결정실리콘을 시드(seed)로하여 고상에피택시화 되어 단결정상태로 변환되는 반도체장치의 제조방법.
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