KR100257059B1

KR100257059B1 - 반도체 집적회로

Info

Publication number: KR100257059B1
Application number: KR1019970706253A
Authority: KR
Inventors: 히사유키 히구치; 스구루 다치바나; 고이치로 이시바시; 게이지로 우에하라
Original assignee: 가나이 쓰도무; 가부시끼가이샤 히다치 세이사꾸쇼
Priority date: 1995-03-17
Filing date: 1996-03-18
Publication date: 2000-05-15
Also published as: WO1996029705A1; JP3972995B2; US6342710B1; KR19980702846A; US6121646A

Abstract

반도체 집적회로에 관한 것으로서, 풀어소시에이티브방식의 TLB를 사용해서 고속이고 저소비전력의 고속데이타 일치검출회로 및 그것을 사용한 TLB를 제공하기 위한 것으로서, 반도체 집적회로가 입력된 다비트의 데이타신호와 기억된 데이타를 비교하고 일치일 때 비도통, 불일치일 때 도통으로 되고 비교하는 입력신호의 수와 동일 갯수의 전계효과형 트랜지스터, 이 전계효과형 트랜지스터의 드레인이 병렬로 접속되고 또한 소오스가 소정전위를 공급하고 병렬로 접속되고 또한 적어도 데이타신호와 데이타의 비교가 실행되는 기간에는 전류가 공급되는 일치검출 신호선을 갖는 구성으로 하였다.

이렇게 하는 것에 의해, 연상메모리의 일치신호 검출신호선으로 소정의 전류를 공급해서 신호선의 전위의 변화를 조사하여 데이타의 일치/불일치를 검출하는 것에 의해 검출회로의 동작을 고속화하고 또 회로를 간단화할 수 있으며, 또한 시간적으로 또 공간적으로 전력을 집중적으로 공급하여 고속동작을 손상시키는 일 없이 저소비 전력화를 달성할 수 있다는 효과가 얻어진다.

Description

반도체 집적회로

계산기 시스템에는 고속동작을 실행하기 위해 중앙처리장치와 주메모리사이에 주메모리내의 프로그램이나 데이터의 일부를 저장해서 고속버퍼 메모리로서 기능하는 캐시메모리가 마련되어 있다.

또, 최근의 중앙처리장치의 어드레스는 가상어드레스가 사용되므로 캐시메모리나 주메모리의 실어드레스와의 사이에서 어드레스의 변환이 필요하게 된다. 이를 위한 변환테이블은 어드레스공간이 커짐과 동시에 커지므로 통상 테이블은 계층화되어 있다. 계층화된 테이블을 참조해서 실어드레스를 인출하는 데는 시간이 걸리므로, TLB라고 하는 연상기능을 가진 테이블이 계층화된 테이블과 병렬로 마련되어 고속으로 실어드레스를 인출하고 있다.

이와 같이 TLB에는 고속으로 어드레스변환을 실행함과 동시에 작은 규모의 회로에 의해 높은 확률로 어드레스변환을 실행하는 것이 요구된다.

TLB에는 풀어소시에이티브방식, 세트어소시에이티브방식이라고 하는 2방식의 연상방식이 사용되고 있다. 전자의 방식은 입력어드레스와 TLB내의 기억데이타 모드와의 일치/불일치를 조사하고, 일치한 기억데이타가 존재하면 그 존재를 나타내는 신호 및 기억하고 있는 데이터를 출력하는 방식이다.

후자의 세트어소시에이티브방싯은 일치가 예견되는 후보를 선택하여 그들 후보의 어드레스에 대해 일치/불일치를 조사하고, 일치한 데이터가 존재하면 그 존재를 나타내는 신호 및 일치한 어드레스에 대응하는 실어드레스를 출력하는 방식이다.

이와 같이 풀어소시에이티브방식에는 모든 데이터를 비교하므로 비교회로수가 많아지고 이것에 따라서 회로의 면적이 증가하기 때문에, 회로면적의 증가를 억제하기 위해 비교회로는 간단하고 면적의 증가가 작은 회로가 사용된다. 이 때문에, 데이터의 비교에 필요로 하는시간은 길어지고 또 비교회로수가 많은 만큼 소비전력도 커진다는결점이 있다. 그러나, 기억데이타 모드에 걸쳐서 비교하므로 데이터의 일치확률은 높아진다.

세트어소시에이티브방식의 TLB에서는 비교하는 데이터의 후보를 선택한 후에 그들 후보에 대해서 일치/불일치를 조사하므로 비교회로는 2-4조로 적다. 이 때문에, 복잡하기는 하지만 고속동작을 하는 회로를 비교회로에 사용할 수 있으므로 일치검출을 고속으로 실행할 수 있는 특징이 있다. 그러나, 후보를 선택한다는 제한에 의해 데이터의 일치의 확률은 저하하므로 풀어소시에이티브방식의 TLB에 비해 TLB의 기억회로의 규모를 4배정도로 늘리지 않으면 동등한 일치의 확률을 얻을 수 없고, 이 회로규모확대에 의해 동작회로수가 증가해서 소비전력도 증가하고 회로면적도 증가하는 등의 과제가 있다.

또한, 풀어소시에이티브방식의 일치검출회로는 검색데이타와 기억데이타와의 비교를 실행하기 위한 각 메모리셀마다 개별적으로 일치검출회로를 구비하고 있는 예가 일본국 특허공개공보 소화 59-231789호에 기재되어 있다. 또, 이 방식의 일치검출회로를 고속화한 예로서 「IEEE Jounal of Solid State Cirecuites Vol. 28 No. 11 pp. 1078-1083」이 있다. 이 보고에서는 고속검출을 위해 일치검출 신호선 이외에 참조신호선을 일치검출신호선과 병행해서 마련하고 또한 전류공급선도 병행하여 마련해서 일치검출의 MOSFET에 의해 차동형의 NOR회로를 구성하고 있다. 이 방식은 고속동작을 하지난 배선수가 3개 필요하다는 등 면적적인 제약이 있다.

또, 세트어소시에이티브방식의 TLB에는 메모리셀의 데이터를 리드하기 위한 센스회로를 사용해서 검색데이타와의 비교를 실행하는 회로를 구비한 것이 일본국 특허공개공보 소화 60-117495호에 기재되어 있다.

본 발명은 반도체 집적회로에 관한 것으로서, 상세하게는 마이크로프로세서 LSI에 탑재되는 연상메모리를 사용한 TLB(table Look aside Buffer)의 고속화 저소비 전력화회로에 관한 것이다.

제1도는 본 발명의 TLB회로 구성을 도시한 블록도.

제2도는 본 발명에 의한 전치비교회로의 구성을 도시한 회로도.

제3도는 본 발명에 의한 출력데이타 기억회로의 구성을 도시한 회로도.

제4도는 본 발명에 의한 CAM 부의 회로구성을 도시한 회로도.

제5도는 본 발명에 의한 출력데이타 기억회로 및 셀렉터의 구성을 도시한 회로도.

제6a도 및 제6b도는 본 발명의 반도체장치를 제조하는 데 최적인 MOSFET의 구조를 도시한 도면.

제7a도∼제7e도는본 발명의 반도체장치의 제조공정을 도시한 도면.

제8도는 본 발명에 의한 바이폴라 트랜지스터를 조립한 메모리셀의 구성을 도시한 도면.

제9도는 본 발명에 의한 MOSFET를 조립한 메모리셀의 구성을 도시한 도면.

제10도는 본 발명에 의한 신호발생회로와 센스앰프회로를 도시한 도면.

제11도는 본 발명의 실시예를 도시한 회로도.

제12도는 본발명의 실시예를 도시한 회로도.

제13도는 본 발명의 실시예를 도시한 회로도.

제14도는 다른 발명에서 인용한 회로도.

제15도는 본발명의 다른 TLB회로구성을 도시한 블록도.

제16도는 본 발명의 캐시메모리의 회로구성을 도시한 블록도.

제17도는 본 발명의 캐시메모리의 데이터 리드, 라이트처리의 흐름을 도시한 도면.

제18도는 본 발명의 캐시메모리의 데이터 RAM부의 회로도.

제19도는 본 발명의 실시예인 MPU의 블록도.

제20도는 본 발명의 일치검출회로의 1예를 도시한 도면.

제21도는 본 발명의 일치검출회로의 전압파형의 1예를 도시한 도면.

[실시예]

[발명을 실시하기 위한 최량의 형태]

본발명의 실시예를 도면에 따라서 설명한다.

도 1은 본 발명의 일치검출회로를 사용한 TLB의 구성예를 도시한 것이다. 어드레스입력은 가상어드레스(이하 VA라고 한다)로서, 전치비교회로와 CAM부(1), CAM부(2)로 유도된다. 전치비교회로에 의해 일치가 검출되면 Hit(히드)신호를 발생하고 출력데이타를 기억하고 있는 출력데이타 기억회로에서 출력된다. 도면에는 도시하조 랫진 않지만, hit 신호가 발생되면 비교회로로의 전력공급은 실행되지 않는 회로가 마련된다.

전치비교회로에 의해 불일치가 확인되면 비교회로로의 전력공급이 실행되고, CAM부(1), CAM부(2)에 의해 일치가 확인되면 데이터 RAM부의 데이터가 센스회로, 출력회로를 거쳐서 출력된다. 상세한 것은 도 4를 사용해서 후술하겠지만 여기에서 CAM부(2)의 작용을 설명한다. CAM부(2)는 어드레스입력중의 3비트정도의 신호가 비교회로로 유도되고 고속으로 일치/불일치가 조사된다. 그 결과에 따라 비교회로로 전력을 공급한다. 이와 같이 하면 전적으로 랜덤한 어드레스입력에 대해서는 비교회로의 1/8로 전력을 공급하는 것만으로 좋다. 즉, 비교회로의 소비전력은 1/8로 삭감된다. 대폭으로 삭감된 전력의 일부는 비교회로로 분배되어 고속화를 도모하는 것이 가능하게 된다. 또, 전치비교회로에 의해 일치가 검출되면 미리 보존된 데이터를 리드하는 처리만으로도 좋으므로 고속으로 데이터가 출력되는 특징도 있다.

도 2에 상기의 전치비교회로의 회로도의 1예를 도시한다.

(21)은 VA중의 1비트를 도시하고 있다. (22)는 인버터에 의해 (21)의 상보신호를 발생하고 있다. (23)은 비교회로를 내장한 메모리셀이다. (24)는 워드선에 의해(21)로 보내진 데이터를 메모리(23)에 기억시키는 작용을 한다.

여기에서 워드선을 선택하거나 구동하는 회로는 생략하고 있지난 이들 회로는 널리 사용되고 있는 회로구성이므로 설명은 불필요하다고 고려된다.

이상 설명한 회로는 VA의 1비트분으로 비교하는 VA의 비트수에 따라서 병렬해서 마련된다. (25)는 일치검출신호선이고 N형 MOSFET(26)은 입력 VA와 메모리셀의 데이터가 일치했을 때 OFF(오프)로 되도록 설계된다. 신호선(25)는 입력VA의 전체에 병렬로 접속되어 있고 VA 전체의 입력데이타와 기억데티가 일치했을 때만 신호선(25)는 접지단자에서 차단된다. (27), (28)은 비교회로로 전력을 공급하기 위한 신호선으로서, (27)은 정의 전원전위에, (28)은 접지전위에 유지된다. 신호의 비교를 필요로 하지 않는 기간은 전력공급을 정지할 수도 있다.

P형 MOSFET(31), (32)에서는 데이터가 불일치일 때 MOSFET(26)에 흐르는 전류와 대략 동일한 전류가 공급되고, 다이오드 접속된 N형 MOSFET(37)을 거쳐서 일치검출 신호선(25)로 전류가 공급된다. N형 MOSFET(33)은 차단되어있으므로 신호선(25)의 전위는 상승한다. P형 MOSFET(32)에서 공급된 전류는 다이오드 접속된 MOSFET(38)을 거쳐서 N형MOSFET(35)로 공급된다. MOSFET(35)에는 비교회로의 MOSFET(예를 들면 MOSFET(26)과 동일 또는 대략 동일한 형상의 MOSFET가 사용되고, 게이트(39)에는 데이터가 불일치일 때 MOSFET(26)의 게이트에 가해지는 전위와 동일하거나 또는 대략 동일한 전위가 인가된다. 이와 같은 전위를 발생하기 위해서는 비교회로와 동일한 회로를 별도 마련해서 데이터를 불일치의 상태로 설계해 두는 소위 더미회로를 사용하는 방식이 간편하고 또한 정확한 전위의 설정에 적합하다.

이 상태에서 단자(37), (38)의 전위의 변화를 설명한다. 신호선(25)의 데이터는 불일치이면불일치의 개수만큼 비교회로의 MOSFET가 도통하므로, 가장 높은 전위로 신호선(25)가 되는 것은 1개의 비교회로의 MOSFET만이 불일치일 때이다. 이 때는 단자(37)과(38)은 거이 동일 전위로 된다. 이 때문에, 차동회로의 좌우의 회로에 흐르는 전류는 거의 동일하다. 여기에서, 차동회로의 부하인 P형 MOSFET(41), (42)의 치수에 차를 부여해서 동일한 전류가 흘렀을 때에는 차동회로의 출력이 고전위로 되도록 설계한다. 즉, 불일치시에는 인버터(43)의 드라이버를 거쳐서 출력되는 신호(44)는 접지전위로 된다.

이 상태에서 입력의 VA(21)이 변화하여 메모리셀(23)의 기억데이타와 일치했다고 하면 신호선(25)의 데이터는 더욱 상승하기 시작하여 단자(38)의 전위보다 단자(37)의 전위가 높아지고 P형 MOSFET의 치수의 차를 부정하면 출력단자(44)의 전위는 상승하기 시작하여 이것에 의해 데이터의 일치가 검출된다. 그후, 재차 입력데이타가 불일치로 되었을 때도 동작을 용이하게 이해할 수 있으므로 설명을 생략한다.

이상은 배선(27), (28)의 전위를 일정힐 때 설명했지만, 이하에는 초기상태로서 (27)의 전위가 접지전위, (28)의 전위가 정전원의 전위이고, 그 후(27)의 전위가 정전원의 전위로, (28)의 전위가 접지전위로 변화할 때의 동작을 설명한다.

이 초기조건에서는 MOSFET(33), (34)는 도통하고 MOSFET(31), (32)는 비도통이므로, 단자(37), (38)의 전위는 다이오드 접속한 MOSFET(37),(38)의 임계전압만큼 접지전위보다 높은 전위에 있다. (27), (28)의 전위가 전환되어 (27)이 고전위, (28)이 접지전위로 되면 단자(37), (38)의 전위는 상승하기 시작하지만, 비교회로 전체가 일치했을 때는 단자(37)의 상승이 단자(38)의 상승보다 급속이고, 차동회로의 출력은 그 직후부터 비교결과가 검출된다. 즉, 초기상태를 설정할 수 있으면 단자(37), (38)의 전위가 미리 동일하게 되어 있으므로, 그 분만큼 일치/불일치의 검출이 고속화된다. 이와 같이 초기상태를 설정해서 고속동작을 실행하는 회로에서는 회로노드(30)에도 신호선(25)에 부가되어 있는 정전용량과 대략 동일한 정전용량을 부가해 두고, 직류적으로도 또 교류적으로도 일치 검출신호선(25)와 참조신호선(30)은 대략 동일한 특성을 갖도록 설계해 두는 것이 필요하. 즉, 단자(30)에 검출신호선이 갖는 기생용량과 동일한 용량(36)을 부가해 둔다.

이상은 점선으로 둘러싼 (45)의 회로에 대해서 설명했지만, TLB에서는 (45)의 회로가 64∼128조 병렬로 마련되고, 입력의 VA와 비교되고 일치한 조의 데이타RAM부의 기억데이타(도 1 참조)가 출력된다.

이상과 같이 본 실시예에 의하면, 여러개 있는 일치검출선 중에서 히트한 일치검출선의 전위의 변화가 가장 커지도록 구성되어 있으므로, 전위 또는 그 변화가 임의의 값을 초과하면 일치했다는 판정이 가능하게 되고, 이것에 의해 스태틱회로를 사용하는 것이 가능하게 되고 또 분할비트 검출이 용이하게 가능하게 된다. 또, 참조신호를 발생시켜서 차동증폭기에 의해 일치검출을 실행하는 것에 의해 보다 고속인 일치/불일치의 검출이 가능하게 된다.

도 3은 도 1의 출력데이타 기억회로의 1실시예를 도시한 회로도이다.

우선, 데이타의 1비트분의 회로(점선에 의해 둘러싼 부분의 회로(50))에 대해서 설명한다.

기억하는 출력데이타는 신호선(51), (52)에서 라이트제어 및 부하회로(57)을 거쳐서 메모리셀(55) 또는 (58)에 라이트된다. 도 1에 도시한 전치비교기에 의해 일치가 검출되면, 그 결과에 따라 워드선(56), (59) 중 어느 하나가 고전위로 상승되어 메모리셀의 기억데이타가 센스회로(여기에서는 간단한 인버터(60)으로 표시하고 있다)를 거쳐서 단자(61)로 출력된다. 점선으로 둘러싼 회로(50)은 출력데이타의 비트수만큼 병렬로 마련된다. 여기에서는 출력데이타가 2조의 구성에 대해서 설명했지만, 확장은 이들 메모리셀을 병렬로 배치하는 것에 의해 용이하게 실행할 수 있다. 현실로는 4조 정도가 적당하다.

도 4에는 도 1에 도시한 CAM부(1) 및 CAM부(2)의 1실시예의 회로도를 도시한 것이다. 우측끝의 점선으로 둘러싼 회로(70)은 도 2에 도시한 회로(20)과 매우 유사한 동작을 하는 회로이다. 즉, 입력VA가 단자(81)로 공급되면 인버터(82)에 의해 상보신호가 발생되고 메모리셀(83)에 기억되어 있는 데이타와 비교된다. 이 때, 비교회로에서는 데이타가 일치했을 때는 단자(84)의 전위가 고전위로 되도록 설정된다. (70)과 동등한 회로가 3조 병렬로 마련되어 단자(85), (86)으로 마찬가지의 신호를 송출한다. 이 3조의 신호를 3입력NAND(87)로 유도하면, 3조의 비교회로의 결과가 모두 일치했을 때만 NAND회로의 출력은 접지전위로 된다.

이 신호를 정전류를 공급하는 P형 MOSFET(31), (32)로 공급하고 또 이 신호를 인버터와 반전시켜서 MOSFET(89)로 공급하면, CAM부(2)의 데이타가 일치했을 때만 P형 MOSFET(31), (32)에서 정전류가 흘러 전력이 공급되고, CAM부(2)가 불일치시에는 전력이 소비되지 않는 회로로 된다. 즉, 비교회로를 분할해서 비교결과를 고속으로 발생시키고 이 결과에 따라서 비교회로를 동작시키는 것에 의해 고속이고 또한 소비전력이 작은 TLB회로를 구성할 수 있다.

도 5에는 도 1에 도시한 출력데이타 기억회로 및 셀렉터의 다른 실시예를 도시한 것이다. 이 실시예에서는 도 1에 도시한 센스회로, 출력회로 및 셀렉터 회로를 포함하고 있다. 회로(90)과 (101)은 동일 회로이고, 이것에 의해서 2조의 출력데이타를 기억할 수 있다. (91), (92)는 도 1의 데이타RAM부에 있어서 메모리셀의 데이타를 추출하는 데이타선을 도시하고 있다. CAM부(1), (2)의 결과에 따라 기억데이타가 리드되면, 데이타선쌍(91), (92) 사이에 수100mV의 전위차를 갖는 신호를 발생한다. 이 신호를 단자(96), (99)의 전위를 고전위로 하는 것에 의해 차동증폭기(93)을 동작시키고 또 인버터(94)에 의해 증폭하고 래치회로(95)에 데이타를 저장함과 동시에 차동회로 (97)에 의해 차동전류신호로서 출력된다. 이 때, 회로(101)내의 단자(98), (100)의 전위가 접지전위이면, 회로(101)의 데이타는 회로(90)의 출력에 영향을 미치지 않는다. 이러한 구성으로 하면 출력신호는 래치회로(95)와 차동회로(97)을 부가하는 것만으로 출력데이타 기억회로, 센스회로, 출력회로, 셀렉터회로를 구성할 수 있다. 단자 (99), (100)은 전치비교회로의 결과를 받아 고전위로 되는 단자이고, 단자(96), (98)은 전치비교 회로의 결과가 불일치일 때 새로 출력데이타 기억회로에 데이타RAM부의 기억데이타를 라이트하기 위한 제어단자이다.

데이타 RAM부는 널리 사용되고 있는 메모리회로이므로 설명을 생략한다.

이상은 TLB회로에 대해서 설명했지만, 본 발명의 일치검출회로는 캐시메모리나 널리 일반적인 연상메모리(CAM)의 회로로서 사용할 수 있다.

이상, CAM회로의 구성과 회로도를 설명했지만 다음과 같은 구성이나 회로의 적용도 가능하다.

비교회로를 내장하는 메모리셀로는 J. of Solid State Circuits Vol. 20 pp. 951-957(1985)에 기재되어 있는 10개의 MOSFET를 사용하는 메모리셀, 일본국 특허공개공보 소화63-308796호에 기재되어 있는 PMOS와 NMOS로 구성하는 회로를 사용한 메모리셀, J. of Solid State Circuits Vol. 5 pp. 208-215(1990)에 기재되어 있는 다이오드 접속한 MOSFET를 사용하는 9개의 MOSFET를 사용하는 메모리셀 등을 사용해도 좋다. 또, 다이오드 접속한 MOSFET 대신에 pn접합형이나 쇼트키 (Schottky) 장벽형의 다이오드를 사용하고 또 기판을 콜렉터에 사용한 바이폴라 트랜지스터를 사용할 수도 있다.

메모리셀 면적을 저감하는 회로로서는 도 8(바이폴라 트랜지스터를 조립한 메모리셀의 예)에 도시한 검출신호선(81)에 에미터를 접속하고, 콜렉터를 PMOS의 기판과 또 베이스를 PMOS의 드레인과 공용한 회로가 가장 면적이 작아졌다. 이것은 복합화에 의해 전극구멍이 삭감될 수 있었던 것에 의한다 또, 도 9(MOSFET를 조립한 메모리셀의 예)에 도시한 게이트와 일치신호선(91)에 접속해서 다이오드를 구성하는 회로도 메모리셀 면적을 작게 할 수 있었다. 이 회로형식에서는 게이트와 드레인을 단락하는 구조로 되므로 실효적으로 전극구멍이 공통화활 수 있다는 것에 의한다. 이 회로의 특징은 모든 MOSFET로 구성할 수 있고 새로운 디바이스를 추가할 필요가 없어 면적을 삭감할수 있다는 것에 있다.

또, 저소비전력으로서 또한 디바이스수가 적고 회로의 점유면적이 작은 신호발생회로와 센스앰프를 도 10에 도시한다. 회로동작을 설명한다. 단자(101)은 비교결과를 나타내는 신호의 입력단자이고 예를 들면 도 4의 (25)로 나타낸 신호선에 접속된다. 신호선(104)는 일치검출의 신호선의 입력단자(101)과 참조단자(112)를 등전위로 또 접지전위로 하기 위한 등화신호선에 의해 검출의 개시시에 고레벨에서 접지전위로 변화한다. 또, 신호선(102)는 MOSFET(107), (108)을 전류원으로서 작동시키기 위한 전위를 공급하는 신호선에 의해 단자(101), (112)의 전위가 접지전위일 때 소정의 전류를 공급하도록 설정된다. 후술하는 바와 같이, 전력을 삭감하기 위해 동작에 관계하지 않는 기간은 이 전위를 접지 전위로 해서 소비전력을 삭감하는 것이 가능하다.

또, 도 4에 도시한 회로(88)의 출력을 사용해서 (102)의 전위를 제어하면 더욱 저소비전력화가 가능하다. 또, (103)은 래치형 센스앰프로의 전력공급 제어단자이고, 이 신호선의 전위를 고레벨로 하는 것에 의해 센스앰프의 동작이 개시된다. 단자(105)에는 소정의 전위가 공급되어 상시 ON(온)으로 하는 것에 의해, 단자(115), (116)의 전위는 등화신호선의 전위가 고레벨인 기간에는 거의 정전원 전위로 유지된다. 우선, 일치신호의 검출개시시부터 설명한다. 검출을 개시하면 우선 등화신호선(104)의 전위가 접지전위로 되고 MOSFET(109), (111)은 오프로 되고 MOSFET(107), (108) 공급되는 전류에 의해 단자(101), (112)의 전위는 상승하기 시작한다. 단자(101)에 접속된 검출신호선의 MOSFET가 모두 오프일 때는 공급된 전류는 일치검출 신호선의 기생용량의 충전에 해당되고 전위는 상승한다. 이 전위의 상승에 의해 MOSFET로 흐르는 전류는 감소한다. 한편, 일치검출의 참조전위 발생단자(112)는 검출신호선과 동일한 용량(106)과 1개만의 검출MOSFET가 도통했을 때에 흐르는 전류를 공급하는 MOSFET(35)와 전위공급단자(39)가 도 4와 마찬가지로 마련되어 있다. 이 MOSFET(35)에 의해 단자(112)의 전위의 상승은 단자(101)의 전위상승보다 작아지고, MOSFET(108)에 흐르는 전류의 감소는 MOSFET(107)에 흐르는 전류의 감소보다 작다. 즉, 단자(116)의 전위는 (115)의 전위보다 낮아진다. 이와 같이, 양단자간에 전위차가 발생한 상태에서 신호선(103)의 전위를 고레벨로 전환하면 센스앰프는 동작을 개시하여 단자(115)의 전위를 정의 전원전위까지 상승시키고, 단자(116)의 전위를 접지전위까지 하강시킨다. 이 신호는 출력회로(43)을 거쳐서 워드선으로 공급된다. 비교결과가 불일치일 때의 동작은 설명을 생략한다. 이 회로의 특징은 센스앰프가 래치형이므로, 정상상태 즉 출력이 고, 저레벨로 고정되면 전력의 소비가 없어 저소비전력이고, 또 MOSFET(107), (108)을 신호선(102)에 의해 오프로 하는 것에 의해 단자 (101), 단자(108)에 접속된 배선의 용량이나 더미용량을 전원전압까지 상승시키는 일이 없고, 이것에 의해 충전전류가 감소해서 소비전력을 삭감할 수 있는 특징도 갖고 있다. 여기에서는 신호선(102)에 의해 직접 MOSFET(107), (108)을 온, 오프시켰지만 직렬로 MOSFET를 접속해서 그 MOSFET를 온, 오프시켜서 마찬가지의 동작을 시켜도 좋다.

도 6a, 도 6b는 본 발명의 일치검출회로의 고속화에 최적인 N형 MOSFET의 구조를 도시한 도면으로서, 도 6a에는 평면도를, 도 6b에는 평면도상의 A-A'선상에 따른 단면을 도시하고 있다. 도면중의 (1)은 실리콘의 기판이고, (2)는 기판(1)과 실리콘층(3)을 전기적으로 분리하는 실리콘 산화막이다.

(7)은 MOSFET의 게이트전극이고, 산화막(5)로 둘러싸인 실리콘막(3)에는 기판(1)과 동일 도전형의 P형 영역(4)가 소오스영역을 둘러싸고 마련되어 있다. 영역(4)가 드레인영역으로 연장해 되어 것은 반도체장치의 제작에 있어서 게이트까지 영역(4)가 도달하도록 여유를 마련했기 때문이며, 이 여유의 범위내에서 드레인영역으로의 침입을 억제하는 것이 기생용량이나 누설전류를 증가시키지 않기 위해서는 바람직하다. 또, (8)은 전극을 실리콘막에 부착하기 위한 접속구멍이고 전극금속(9), (19)가 마련되어 있다. 이와 같이 게이트(7)의 바로 아래에서 전극(8)까지 드레인, 소오스영역과 반대 도전형의 P형 실리콘영역(4)에서 접속되어 있으면, 게이트 바로 아래의 실리콘막 (12)의 전위가 전극(19)의 전위로 고정되므로 MOSFET 특성을 규정하는 주요한 파라미터인 임계전압을 게이트전극 바로 아래의 실리콘막의 불순물농도에 따라서 제어할 수 있게 된다. 도 6의 구조의 특징은 영역(4)의 측벽 및 표면에 게이트 산화막보다 두꺼운 산화막(5)를 구비하고 있는 것에 있다. 이 두꺼운 산화막에 의해 게이트(7)에 정의 전압이 인가되어 드레인과 소오스가 도통하는 채널(반전층이라고도 한다)이 형성되었을 때에도 영역(4)의 표면에는 채널이 거의 형성되지 않아 영역(4)의 도통이 유지되므로 임계전압을 정확하게 제어할 수 있다는 효과가 있다.

다음에, 도 7a∼도 7e를 사용해서 영역(4) 및 산화막(5)를 형성하는 방법을 기술한다.

도 7a는 실리콘기판(200)상에 실리콘 산화막(201)을 거쳐서 실리콘막 (203)이 마련된 SOI웨이퍼라 불리우는 것 위에 산화막(204)와 질화막(205)를 각각 5nm, 20nm의 두께로 형성하고, MOSFET영역만의 양 막을 남겼을 때의 단면구조를 도시하고 있다. 다음에, 도 6a, 도 6b의 영역(4)에 상당하는 영역(207), (208)을 각각 PMOSFET, NMOSFET의 소오스영역의 근방에 마스크를 사용한 이온주입법에 의해 형성하고, 질화막(205)의 측벽에 산화막(210)을 형성하면 도 7b의 구조가 얻어진다. 계속해서, 실리콘막(3)을 이방성의 드라이에칭에 의해 제거해서 또 산화막 (211)을 형성한다. 이 산화막(211)은 산화성 분위기중에서 열처리해서 형성해도 또 이방성 드라이에칭에 의해 측벽에만 산화막을 남기는 방법에 의해 형성해도 좋다. 이 때의 단면구조를 도 7c에 도시하고 있다.

계속해서, 질화막(205), 산화막(204)를 제거한 후 재차 산화막(212)를 2nm의 두께로 형성하고 게이트전극(7)을 마련한다. 이 상태에서의 구조를 도 7d에 도시하고 있다. 다음에, P형 MOSFET의 드레인(216), 소오스(215), N형 MOLFET의 드레인 (217), 소오스(218)을 사용한 이온주입법에 의해 형성해서 도 7e의 구조가 얻어진다. 이 후의 고정은 종래의 CMOS LSI의 제작공정과 거의 동일하므로 설명을 생략한다. 이상의 방법에 의해, 도 6a, 도 6b에 도시한 영역(4)를 실리콘막(203)의 주변의 매우 좁은 영역에 형성할 수 있다.

또, 본 발명의 실시예를 도면에 따라서 설명한다.

도 1에 기재되는 본 발명의 일치검출회로를 사용한 TLB의 구조예에 대해서 또 설명한다. 전치비교회로, 출력데이타 기억회로, CAM부(1), CAM부(2)의 내부에는 매트릭스형상으로 메모리셀이나 CAM셀이 배치되어 어레이구조를 하고있고 각 행에는 비교하는 데이타나 출력하는 데이타가 저장되어 있다. 또, 메모리셀로 형성되는 열에는 어드레스 입력선이 마련되어 있다. 그 어드레스 입력은 가상어드레스(VA)로서 전치비교회로와 CAM부(1), CAM(2)로 유도된다. 전치비교회로에 의해 일치가 검출되면 히트신호를 발생하고 데이타를 기억하고 있는 출력데이타 기억회로에서 출력된다. 도면에는 도시하고 있진 않지만, 이 히트신호가 발생되면 CAM부(1), (2) 사이의 일치신호 발생회로로의 전력공급을 실행하지 않는 회로 또는 전력공급을 정지하는 회로가 마련된다. 전치비교회로에 의해 불일치일 때는 일치신호 발생회로로의 전력공급이 실행되어 CAM부(1), CAM부(2)에 의해 VA와 CAM내 데이타가 일치하면 데이타 RAM부의 데이타가 센스회로, 출력회로를 거쳐서 출력된다. 여기에서, 우선, CAM부(2)의 작용을 설명한다. CAM부(2)는 어드레스 입력중의 3비트 정도의 신호가 비교회로로 유도되고 고속으로 일치/불일치가 조사된다. 그 결과에 따라, 일치신호 발생회로로 전력을 공급해서 CAM부(1)의 데이타와의 일치/불일치가 조사된다. 이와 같이, CAM부(2)에 의해 일치한 행으로만 전력을 공급하면 전적으로 랜덤한 어드레스 입력에 대해서는 전력을 공급하는 일치신호 발생회로는 전체의 1/8(3비트의 비교를 실행하고 있으므로 1/2의 3승)로 된다. 즉, 일치신호 발생회로의 소비전력은 1/8로 삭감된다. 대폭으로 삭감된 전력의 일부는 상기 신호발생회로로 분배되어 고속화를 도모하는 것도 가능하게 된다. 또, 전치비교회로에 의해 일치가 검출되면 미리 보존된 데이타를 리드하는 처리만으로 좋으므로 데이타 출력이 고속화되는 특징도 있다.

도 11은 상기의 전치비교회로도(도 1)의 회로도의 1예이다. (21)은 VA중의 1비트를 나타내고 있다. 점선으로 둘러싼 회로(22)는 인버터에서 (21)의 상보신호를 발생하고 있다. 점선으로 둘러싼 회로(23)은 비교회로를 내장한 메모리셀(CAM셀)이다. (24)는 워드선에 의해 이 전위를 고레벨로 하는 것에 의해 (21)의 데이타를 CAM셀 (23)에 기억시키는 작용을 한다. 여기에서, 워드선을 선택하는 회로와 그 구동회로는 생략하고 있지만, 이들 회로는 널리 사용되고 있는 회로구성이므로 설명은 불필요하다고 고려된다. 이상 설명한 회로(점선으로 둘러싼 회로(20))는 VA의 1비트분이고, 비교하는VA의 비트수에 따라 병렬해서 마련되어 CAM부(1)의 어레이의 열을 형성한다. (25)는 일치검출 신호선이고 MOSFET(26)은 입력VA와 메모리셀의 데이타가 일치했을 때에 오프로 되도록 설계된다. 일치검출 신호선(25)는 입력VA의 각 열에 마련된 MOSFET(MOSFET(26)에 대응하는 것)가 병렬 접속되어 있고, VA 전체의 입력데이타와 기억데이타가 일치했을 때만 신호선(25)는 접지단자에서 차단된다. (27)은 일치 검출 신호선(25)로 공급하는 전류를 제어하기 이한 신호선이고, 전류를 공급할 때는 (27)은 접지전위로 유지되고 P형 MOSFET(131), (132)에서 데이타가 불일치일 때에 MOSFET(26)에 흐르는 전류와 대략 동일한 전류가 공급되며 일치검출 신호선 (25), 참조신호선(128)의 전위를 상승시킨다. 여기에서, 일치검출선 전류를 공급할 때까지는 신호선(25), (28)의 전위는 MOSFET(133), (134)에 의해 접지 전위로 유지되고 있고, 양 신호선의 전위는 MOSFET(133)의 차단과 MOSFET(131), (132)의 도통에 의해 상승한다. 이들 신호선의 전위는 다음에 기술하는 바와 같은 이유에 의해 데이타 전체가 일치한 일치검출 신호선(25)의 전위가 가장 높아지고, 다음에 참조신호선의 전위, 그 다음에는 1개의 데이타만이 불일치의 일치검출 신호선으로서, 불일치의 데이타가 증가함과 동시에 신호선(25)의 전위상승은 작아진다. 신호선전위의 상승을 설명한다. 각 신호선은 거의 동일한 정전용량을 갖고 있으므로(참조신호선에는 정전용량이 동일하게 되도록 더미용량(129)가 설치된다), 동일 전류Io가 MOSFET(131), (132)에서 공급되었을 때는 각 신호선의 단위시간당의 전압상승dV/dt는 신호선의 MOSFET(26)이 불일치일 때 흐르는 전류값을 I1로 하면 (Io-Il)/C로 된다. 여기에서 C는 신호선을 갖는 정전용량이다. 신호선의 전위는 미리 설치전위로 유지되어 있으므로, 전류Io 공급개시시에는 MOSFET(26)이나 (134)의 드레인에는 거의 전압이 걸려 있지 않기 때문에, MOSFET에 흐르는 전류는 충분히 큰 드레인전압이 인가되었을 때의 I1보다 작고 드레인전압의 상승과 I1은 증가해서 거의 일정값에 도달한다. 이 때문에, Io, Il을 거의 동일하게 설정한 경우에는 신호선의 전위는 전원전압의 약 1/2의 전위까지 상승하고 일정하게 된다. 한편, 참조전압 발생용 MOSFET(134)에는 Il의 약 1/2의 전류가 흐르도록 게이트전압이나 게이트폭이 설계된다.

도 11의 일치검출회로에서는 신호선(25)나 (128)의 전위가 N형 MOSFET (136), (137)중의 하나와 MOSFET(138)의 임계전압을 초과하면 전류가 흐르지만, 데이타가 불일치일 때는 참조전압단자(128)은 일치검출선(25)보다 고전위로 되기위해 회로(140)의 출력은 고전위 출력을 유지한다. 여기에서, MOSFET(189)는 최대전류를 제한하기 위한 것으로서 게이트에는 소정전류를 흐르게 하도록 전위가 인가된다. 이 MOSFET는 생략할 수도 있다. 점선으로 둘러싼 회로(140)에 흐르는 전류를 설명한다. 전류값이 가장 큰 것은 신호선의 전위상승이 가장 큰 데이타가 일치한 신호선이다. 그러나, 데이타가 일치하는 것은 모든 신호선중의 1개이거나 또는 전혀 없든가중의 어느 하나이므로 이 경우에 흐르는 전류는 소비전력의 점에서는 문제로 되지 않는다. 이것에 대해, 데이타가 불일치한 신호선은 나머지의 모든 신호선이고 또 참조신호선의 전위와 동일하거나 보다 낮게 되어 있다. 이 때문에, 참조신호선의 전위가 MOSFET(137)의 임계전압을 초과하면 거의 모든 검출회로에 전류가 흐르고, 전체로서의 소비전력이 커진다. 소비전력을 하강시키는 관점에서는 참조신호선(128)과 데이타가 불일치한 신호선(25)의 전위는 대폭으로는 임계전압을 초과하지 않는 것이 바람직하다.

참조신호선, 데이타가 불일치힌 신호선(25)의 전위는 MOSFET(131), (132)에서 공급되는 전류와 불일치일 때 도통하고 있는 MOSFET(26)이나 상시 도통하고 있는 MOSFET(134)에 흐르는 전류의 관계에 의해 결정되고, 상술한 바와 같이 양자의 전류가 거의 동일할 때는 전원전압의 약 1/2의 전위에 도달해서 정상상태로 된다. 이 전위는 공급전류Io를 감소시키면 급격하게 저하된다. 그러나, 공급전류Io의 감소는 검출시간의 야기시키므로 동작속도의 점에서는 큰것이 요구된다. 동작속도와 소비전력은 교환(trade off)의 관계로 된다. MOSFET(138)은 이 교환의 관계를 회피하기 위해 마련한 것으로서 다음의 특징에 착안해서 발안되었다. 일치신호선(25)의 전위는 상술한 바와 같이 비교한 데이타의 불일치의 수가 증가하면 상승전위가 급격하게 작아진다. 이 때문에, 대부분의 데이타는 2개 이상의 불일치 데이타를 갖고 있는 것에 착안해서 전류를 제한하는 MOSFET(189)와 직렬로 MOSFET(138)을 마련하고 여러개의 데이타가 불일치일 때에는 전류가 흐르지 않는 회로로 하였다. 이 방법에 의해, 회로(140)에 전류가 흐르는 것은 데이타가 일치한 행과 데이타 1개만이 불일치의 행으로 한정되어 이 회로의 평균소비전력은 대폭으로 경감되었다. 또, 참조신호 발생회로(점선으로 둘러싼 회로(139))와 참조신호선(128)은 여러개의 센스회로(140)에서 공용된다. 이 공용에 의해 참조전압 발생회로의 소비전력은 삭감되고 그 분만큼 일치신호 발생회로로의 전력공급을 증가시켜 동작속도의 향상을 도모할 수 있었다.

이상은 점선으로 둘러싼 (145)의 회로에 대해서 설명했지만, 이 회로는 전치비교회에서는 4∼8행, CAM부(1)에서는 64∼128행 마련되고, 입력의 VA와 비교되어 일치한 조의 데이타 RAM부의 기억데이타(도 1참조)가 출력된다.

도 12에 도 1에 도시한 CAM부(1) 및 CAM부(2)의 1실시예의 회로도를 도시한다. 우측끝의 점선으로 둘러싼 회로(170)은 도 11에 도시한 회로(20)과 매우 유사한 동작을 하는 회로이다. 즉, 입력 VA가 단자(181)로 공급되면 인버터(182)에 의해 상보신호가 발생되고 메모리셀(193)에 기억되어 있는 데이타와 비교된다. 이 때, 비교회로에서는 데이타가 일치했을 때는 단자(184)의 전위가 고전위로 되도록 설정된다. (170)과 동등한 회로가 3조 병렬로 마련되어 단자(185), (186)과 마찬가지의 신호를 송출한다. 이 3조의 신호를 3입력 NAND회로(187)로 유도하면 3조의 비교회로의 결과가 모두 일치했을 때만 NAND회로의 출력은 접지전위로 된다. 이 신호를 정전류를 공급하는 P형 MOSFET(131)로 공급하는 것에 의해, CAM부(2)의 데이타가 일치했을 때만 P형 MOSFET(131)에서 정전류가 흘러서 전력이 공급되고, CAM부(2)가 불일치일 때는 전력이 소비되지 않는 회로로 된다. 즉, 비교회로를 분할해서 비교결과를 고속으로 발생시키고 이 결과에 따라서 일치신호 발생회로를 동작시키는 것에 의해 고속동작을 하고 또한 소비전력이 작은 TLB회로를 구성할 수 있었다. 도 12에서는 참조신호선(128)과 참조신호 발생회로(139)를 도 11의 회로를 마찬가지로 여러개의 행에서 공용하는 회로로 하고 있다. 행수가 많은 CAM부(1)에서는 이 공용에 의해 대폭으로 소비전력이 삭감되었다.

도 13에는 도 11에 점선으로 둘러싸서 도시한 회로(10)의 다른 실시회로의 1예를 도시한다. 회로(10)에 의해 각 행마다 마련되어 있던 MOSFET(142), (137) 등을 각 행 공통의 회로에 MOSFET(152), (153) 등으로 해서 이동시켜 회로의 간소화를 도모한 것이다. 이 공통화에 의해, 각 행에 마련되는 일치검출회로(140)의 디바이스수는 액 1/2로 감소하였다.

데이타가 일치한 일치신호선(125)의 전위가 상승하면 센스앰프(140)의 출력은 저하해서 버퍼회로(149)에 입력된다. 상기 버퍼회로의 출력은 데이타 RAM 어레이의 워드선에 접속되어 있어 이 워드선의 전위를 상승시켜 데이타를 리드한다.

데이타RAM부는 널리 사용되고 있는 메모리회로이므로 구성이나 동작의 설명은 생략한다.

또, 도면에 따라서 CAM회로의 구성과 회로를 설명했지만, 이외에 다음과 같은 구성이나 회로의 적용도 가능하다.

비교회로를 내장하는 메모리셀로는 J. of Solid State Circuits Vol. 20 pp. 951-957(1985)에 기재되어 있는 10개의 MOSFET를 사용하는 메모리셀, 일본국 특허공개공보 소화63-308796호에 기재되어 있는 PMOS와 NMOS로 구성하는 회로를 사용한 메모리셀, J. of Solid State Circuits Vol. 5 pp. 208-215(1990)에 기재되어 있는 다이오드 접속한 MOSFET를 사용하는 9개의 MOSFET를 사용하는 메모리셀 등을 사용해도 좋다. 또, 다이오드 접속한 MOSFET 대신에 pn접합형이나 쇼트키 장벽형의 다이오드를 사용하고 또 기판을 콜렉터에 사용한 바이폴라 트랜지스터를 사용할 수 있다.

도 14에는 가변길이 데이타에 대응하는 TLB의 구성예를 특허공보에 게재된 일본국 특허공개공보 평성1-220293호의 도면을 인용해서 도시하고 있다.

이 구성의 CAM셀은 본 발명에서도 실시할 수 있는 것은 물론이지만, 검토의 결과 도 14에 있어서 도시되어 있는 MOSFET(260)의 설계 및 설치개소에 대해서 새로운 식견을 얻었다. 그 식견중의 하나는 CAM셀에 흐르는 일치검출 전류의 감소와 그것에 따른 일치검출 시간의 증가이다. MOSFET(260)의 도통/차단의 동작을 가변길이 지정비트에 의해 제어하고 있지만, 도통해서 전류를 흐르게 할 때는 MOSFET(250)과 직렬로 접속되어 있기 때문에 종래의 CAM셀에 비해 전류가 감소한다. 이 때문에, 지연시간을 증가시키지 않기 위해서는 구성하는 MOSFET의 구동능력의 향상이 요구된다. 예를 들면, 모든 MOSFET의 게이트폭을 그 분만큼 늘리면 좋지만, 이 때는 입력의 VA데이타선의 부하가 커져 구동시간의 증가나 소비전력의 증가를 초래한다. 그래서, MOSFET(260)의 게이트폭만을 증가시키는 것을 검토하였다. 그 결과, MOSFET (250)의 게이트폭의 1.5배 이상으로 MOSFET(260)의 게이트폭을 설계하면 전류의 감소를 대폭으로 경감할 수 있다는 것을 발견하였다. MOSFET(260)의 게이트폭을 증가시키면 그 분만큼 CAM셀의 면적을 증가시키지만 그 증가는 경미하고, 또 VA입력 데이타선의 부하의 증가도 거의 없다는 결과가 얻어졌다. 상기 식견중의 다른 하나는 이 검토를 통해서 MOSFET(260)을 여러개의 CAM셀에 1개 마련하는 것이 면적의 점에서도 또 전기적 특성의 점에서도 유리하다는 것이 명확하게 된 것이다. 즉, 입력의 VA데이타와 CAM셀내의 데이타를 비교해서 불일치가 있을때 "불일치"인 것을 나타내는 신호의 최소의 신호레벨은 CAM셀내의 MOSFET, 예를 들면 도 5의 MOSFET(250) 1개가 도통상태에 있는 것이다. 즉, 여러개의 CAM셀에 공통해서 1개의 MOSFET(예를 들면 MOSFET(260))를 설치하면 충분하다고 할 수 있다. 특히, 본 발명에서 기술한 일치신호를 일정한 전류를 공급해서 발생시키는 방법에서는 공급전류가 한정되므로 그 효과가 더욱 더 향상된다. 이 공용화에 의해 상기 회로의 점유면적은 경감되었다.

도 15에는 본 발명에 의한 새로운 TLB의 구성의 1예를 도시한다.

종래의 TLB에서는 가상어드레스VA에서 실어드레스PA로의 변환을 실행하는 기능을 구비하고 있지만, 여러개의 VA가 1개의 PA를 공용하고 있을 가능성(위신호( ) : Alias)이 발생하면 새로 VA, PA데이타의 교체를 실행할 때는 공용되어 있는 PA에 부가되어 있는 제어용 데이타의 갱신기구 또는 공용되는 것을 금지하는 등의 기구가 필요하게 된다. 도 15에 도시한 TLB의 구성은 이 기구를 보다 간단하게 또한 효율좋게 데이타를 활용하기 위해 이루어진 것이다. 즉, 종래의 TLB가 VA에서 PA로의 변환에 중점을 두어 구성되어 있는 것을, 도 15에서는 PA에서도 VA를 발견해내어 그 PA를 사용하고 있는 모든 VA의 데이타를 리드하거나 리라이트할 수 있도록 구성한 점에 특징이 있다.

이 구성의 TLB에서는 데이타가 중복해서 이용되어도 기구를 복잡하게 하는 일 없고 또 데이타를 버리는 일 없이 이용할 수 있다는 점에서 효과가 있다.

도 15를 사용해서 더 상세하게 설명한다.

CAM(A)와 데이타RAM의 양 어레이는 종래의 TLB와 동일한 구성이다.

본 발명의 구성의 특징은 CAM(B)에 있고, CAM(B)의 CAM셀에는 CAM(A)의 VA데이타에 대응하는 PA데이타가 기억되어 있고, RAM어레이의 데이타를 리라이트할 때는 CAM(B)의 비교데이타로서 리라이트하는 PA데이타를 입력해서 비교한다. 일치한 행에 대해서는 RAM 어레이의 대응하는 워드선의 전위를 상승시켜 RAM 라이트회로를 통해서 데이타를 라이트한다. 이 때, CAM(B)의 CAM셀의 데이타도 워드선의 전위를 상승시켜서 라이트한다. 이와 같은 구성으로 하면 PA가 공용되고 있어도 공용하고 있는 VA에 대해서 PA를 리라이트할수 있으므로 특별한 보호기구가 불필요하게 되고, 또 종래 파기되어 있던 데이타를 그대로 이용할 수 있다는 등에 의해 라이트시간을 경감할 수 있다는 등의 효과가 있다.

이상의 설명은 종래의 TLB에 대해서 설명했지만 본 발명의 TLB에 적용하면 고속화와 저소비 전력화를 달성할 수 있다는 것은 물론이다. 또, VA어드레스를 사용하는 캐시메모리 등에도 이 기구, 구성을 적용할 수 있다는 것은 명확하다.

도 16에는 본 발명을 캐시메모리에 적용한 새로운 회로구성을 도시한다. 도면에 따라서 상세하게 설명한다.

도 16의 캐시메모리는 리드되는 데이타를 기억하고 있는 데이타RAM부(DATA RAM), 리드데이타 RAM의 행을 지정하는 가상어드레스CAM(V-CAM), 지정된 데이타RAM의 행이 정확한 것을 검증하는 실어드레스CAM(R-CAM), CAM에 데이타를 라이트하기 위한 CAM디코더(CAM Dec), 실어드레스A, B(REAL ADDRESS A, B), 가상어드레스A, B(VIRTUAL ADDRESS A, B)를 선택하는 셀렉터(셀렉터는 각 뱅크에 마련된다) 및 입출력회로로 구성되어 있다. 이 메모리의 데이타의 리드와 데이타의 라이트 처리를 도 17의 처리흐름에 따라서 설명한다.

본 발명의 캐시메모리에서는 도 17에 도시한 바와 같이 가상어드레스의 일부에서 하위비트(28비트정도)의 어드레스V(ADDRESS V)가 부여되면 V-CAM으로 유도되어 히트판정이 실행된다. 미스의 경우로의 대응은 나중에 기술하는 것으로 하여 히트하면 데이타RAM의 워드선의 전위를 상승시키고 라이트 지정신호WEA가 "H"레벨일 때는 히트한 데이타RAM의 행에 데이타를 라이트하고, WEA가 "L" 즉 리드지정일 때는 히트한 데이타RAM의 행의 데이타를 리드한다. V-CAM이 히트한 시점에서 히트한 R-CAM의 데이타를 리드하고 TLB에서 전송되어 온 실어드레스와 비교하여 일치하면 이상의 처리는 정확하다는 것이 확인되어 처리는 계속된다. TLB로부터의 실어드레스와의 비교에 의해, 불일치일때는 이상의 처리가 정확하지 않으므로 WEA가 "H"일 때는 라이트 데이타를 무효로 한다. WEA가 "L"일 때는 리드한 데이타를 무효로 하는 처리를 개시한다.

한편, V-CAM에서의 비교에 있어서 미스로 판정되면 R-CAM을 사용해서 TLB에서 전송되어 온 실어드레스와 R-CAM을 사용해서 비교한다. 이 비교에 있어서, 일치하는 실어드레스가 있으면 일치한 실어드레스행의 데이타RAM의 기억내용은 정확하므로, WEA가 "H"이면 일치한 행의 V-CAM의 데이타를 전송되어 온 신데이타에 리라이트하고, WEA가 "L"이면 데이타RAM이 일치한 행의 데이타를 리드한다.

R-CAM에서의 비교에 의해 미스로 되면 전송되어온 어드레스에 대응하는 데이타는 캐시에 존재하지 않으므로, WEA가 "L"일 때는 데이타가 없다는 것을 나타내는 신호를 발신해서 처리를 종료한다. WEA가 "H"일 때는 CAM 디코더를 사용해서 행을 선택하고 전송되어 온 실어드레스, 가상어드레스의 하위비트, 데이타RAM의 데이타를 모두 라이트하고 처리를 종료한다. 이 처리방식에 의하면, 도 17에서 이해할 수 있는 바와 같이 데이타 RAM으로의 라이트와 데이타 RAM으로부터의 데이타의 리드가 거의 동일시각에 실행된다. 이 특징을 사용하면, 라이트 처리시에는 데이타를 전송하고 또 리드 처리시에는 데이타를 추출하는 처리를 나누어 실행하면, 그 밖의 메모리회로의 동작은 동일해도 좋고 리드, 라이트동작을 고속으로 실행하는 것이 가능하게 된다. 이 점이 본 발명의 캐시메모리의 특징의 하나이고 이 효과는 나중에 상세하게 설명한다.

이상, 입력신호A에 대해서 설명하였다. 도 16의 회로에서는 제2 입력신호B가 도시되어 있다. 신호B는 뱅크지정신호(도 16의 BANK SELECT BIT 3)에 의해 지정된 뱅크만, 또한 신호A가 지정하는 뱅크와 경합하지 않을 때만 공급된다. 이 신호B는 신호A와 마찬가지로 처리되고 A와는 별도로 마련된 입출력 신호선, 2ND Din-B LINE, 2ND Do-B LINE을 거쳐서 처리된다. 이들 신호선의 역할이나 배치에 대해서는 도 18을 사용해서 후에 상세하게 설명하겠지만, 이와 같이 신호선이 A, B 병렬로 마련되는 것에 의해, 뱅크A, B의 신호로 경합하지 않을 때는 대략 동일시각에 A, B 각각의 입력신호의 처리를 실행할 수 있다. 또, 상술한 바와 같이 라이트처리와 리드처리를 구별하는 것은 입출력신호뿐이므로, 양 신호를 따로따로 2ND Din-B LINE, 2ND Do-B LINE으로 구별해서 전송하는 것에 의해 그 외는 전혀 구별할 필요가 없어지고, 예를 들면 A가 라이트이고 B가 리드인 것과 같이 양자가 혼재할 때에도 회로동작의 타이밍 등의 조정을 하는 일 없이 처리할 수 있다. 또, 처리가 모두 동일하므로 데이타를 시계열로 중복해서 처리하는 소위 웨이브 파이프라인동작에도 적합하다. 본 발명에서는 2-BANK, 2-WAVE PIPELINE동작이 가능하고 의사 4포트 메모리가 실현된다.

이하 도 16의 회로를 상세하게 설명한다.

캐시메모리에서는 대용량의 메모리가 요구되므로 R-CAM, V-CAM의 행수(엔트리수)는 커진다. 여기에서는 엔트리수(1024)로서 설명한다. 엔트리수가 (1024)에서는 CAM의 일치검출용의 전류에 0.1mA 공급해도 전체로 100mA에 도달한다. 이 전류를 삭감하기 위해 도 12에 도시한 본 발명의 회로, CAM부(1), CAM부(2)의 구성을 사용한다. CAM부(2)에 3비트를 할당하면 전류는 평균적으로 약 1/8로 되고 이 전류는 13mA까지 삭감된다.

다음에, 도 16에 도시한 데이타RAM부의 2ND Din-A LINE, 2ND Din-B LINE, 2ND Do-A LINE, 2ND Do-B LINE에 관련된 회로를 설명한다. 이들 신호선은 BANK0에서 BANK7까지의 DATA RAM상에 배치되어 있어 각 BANK내의 데이타선(예를 들면, 도 18의 데이타선(911), (912)쌍)으로 도 18의 회로(901)을 거쳐서 DATA RAM의 라이트신호Din을 전송하거나 데이타선쌍(911), (912)에서 리드신호를 수취하고 검출회로(921)로 전송하는 신호선이다. 이들 신호선은 데이타선과 마찬가지의 작용을 하는 것에 의해 계층화되어 있기 때문에 제2 신호선을 나타내는 "2ND"의 명칭이 붙여져 있다. 도 18에는 이 부분의 회로의 회로도를 도시하고 있다. 2ND Din LINE 2개(DinA, DinB), 2ND Do LINE 4개의 합계 6개를 1조로 해서 메모리셀 4열로 1조 마련하고 있다. 여기에서, 2ND Din LINE 2개도 2ND Do LINE과 마찬가지로 데이타RAM의 각 BANK상을 통과해서 배치되어 있으므로 메모리셀상을 통해서 위로 연장하고 있지만, 도면에서는 이 부분은 생략해서 도시하고 있다. 이와 같이, 메모리셀 4열에 1조 제2신호선을 마련하는 것에 의해 면적의 증가를 적게 억제하면서 이들 신호선을 설치할 수 있다. 여기에서, Din신호선A, B 각 1개로 하고 Do신호의 진폭을 크게 하면 지연시간의 증가가 크다는 것에 의하고 있다. 이 때문에, Do신호선은 상보신호를 전송하기 위해 2개로 하고 소진폭 신호전송을 실행하고 있다. 또, Din신호가 선간용량에 의해 Do에 영향을 미치는 것을 회피하기 위해 Do신호선쌍에 Din선이 대칭되도록 배치하고 있다. 또, Din신호에서 상보신호를 발생시키는 곳에 2입력 NAND회로를 사용하고, 라이트신호WE-A, WE-B가 "L"일 때 및 라이트동작 종료시에는 Din과 Din의 상보신호를 "H"로 하는 것에 의해 라이트를 종료시키는 회로로 되어 있다. 면적증가의 제약이 작으면 Din신호선을 각 2개로 하는 것은 더욱 설계의 자유도를 향상시키는 것은 물론이다. 그러나, 도면에는 도시하고 있지는 않지만 라이트 신호선Din과 데이타 리드신호선쌍Do 및/Do과의 선간용량을 거쳐서 발생하는 크로스토오크 노이즈를 삭감하기 위해, Do와 상보신호인 /Do와의 선간용량을 동일하게 하는 소위 꼬임선배치를 실행하고 있다. 이 꼬임배치에서는 Din선이 1개일 때는 꼬임의 회수가 적어진다는 잇점이 있다.

이 라이트회로에서는 라이트전에는 데이타선쌍이 양쪽 모두 "H"에 있으므로, 라이트에는 데이타선을 "L"로 하강시키는 것만으로 좋고 컬럼의 선택에는 NMOS만의 스위치로 충분하다.

한편, 리드동작에서는 NMOS의 차동회로를 Do-A와 Do-B 각각에 마련하고 그 차동증폭기의 전류를 공급하는 MOSFET를 선택하는 것에 의해 컬럼 및 A,B신호의 선택을 실행하고 있다. 이것에 의해, 컬럼선택이나 A, B선택을 위한 스위치MOSFET가 생략되고 리드시간이 단축되고 있다. 도 9의 회로에서는 컬럼스위치신호(C0-A∼C3-B)는 라이트와 리드의 동작에 공통으로 되어 있다. 이와같이 공용하면 신호선수가 적어 좋지만, 이를 위해서는 컬럼스위치 신호선의 고레벨을 제한해서 데이타선(예를 들면 (911), (912) 등)과 2ND 데이타선(2ND DoA, 2ND DoB)이 데이타 리드시에는 도통하지 않도록 설정한다. 이것에 의해, 리드시의 데이타선의 진폭이 제한되지 않고 또한 이 MOSFET를 거쳐서 데이타선의 부하용량의 증가도 방지된다. 배선의 공간이 허락되면 분리해도 좋고, 또 라이트신호에 의해 도통/비도통으로 되는 MOSFET를 데이타선과의 사이에 추가해도 좋다.

도 19는 상술한 각 실시예를 적용한 신호처리프로세서MPU의 실시예의 1예를 도시한 도면이다. 도면 중 점선으로 둘러싼 MPU는 실리콘 등으로 구성된 단일의 반도체기판상에 형성되어 있고, 그 외부에 메모리유닛(1108), 외부장치(1109)가 접속되어 구성되어 있다.

도 19에 있어서, 가상어드레스 캐시(1102)로서 도시한 부분이 상술한 각 실시예에서 설명한 기억장치이고, MPU를 구성하는 칩상에 형성된 소위 온칩메모리로서 구성되어 있다. 가상어드레스 캐시(1102)는 예를 들면 도 1에 도시한 바와 같이 구성되고, 입력된 가상어드레스에 대응한 출력데이타를 버스(1104)를 거쳐서 CPU(1101)로 공급한다. 또한, CPU로의 출력데이타의 공급은 버스(1104)를거치지 않고 버스 (1103)을 거쳐서 실행하도록 구성할 수도 있다. 가상어드레스 캐시(1102)에 대응하는 출력데이타가 존재하지 않는 소위 미스의 경우에는 가상어드레스 캐시(1102)에서 미스를 나타내는 신호가 버스(1107)을 거쳐서 메모리 제어유닛(1106)으로 전달되고, MPU의 외부에 배치된 메모리유닛에서 대응하는 데이타를 리드하고, 재차 가상어드레스 캐시(1102)에 라이트하도록 제어를 실행한다. 또, 메모리 제어유닛(1106)에서 버스(1107)을 거쳐서 도 16에 도시한 바와 같이 실어드레스를 전달할 수 있도록 구성되어 있다. 또한, 외부장치(1109)는 MPU의 외부에 배치된 입출력장치 등이고 입출력 제어유닛(1105)에 의해 제어되어 있다.

상술한 바와 같이 본 발명의 기억장치는 고속동작을 손상시키는 일 없이 저소비 전력화를 달성할 수 있으므로, 이것을 사용해서 MPU를 구성하면 MPU 전체에서 소비전력을 억제할 수 있다.

도 20은 본 발명의 다른 실시예를 도시한 회로도이다. 보다 상세하게는 도 11, 도 12에 도시한 CAM에 의한 데이타 일치검출을 보다 고속으로 실행하기 위한 회로이다. 도면을 사용해서 상세하게 설명한다.

참조전압 발생회로(2101)은 도 11의 회로의 참조전압 발생회로(139)와 마찬가지로 참조전압을 발생하는 회로이다. MOSFET(2102)는 도 11의 CAM셀(23)내의 MOSFET(26)과 동일 형상의 MOSFET이고, 게이트에 인가되는 전압(Vcc-Vt)은 상기 셀(23)의 일치검출전압의 고레벨(데이타가 불일치일 때 MOSFET(26)의 게이트로 공급되는 전압이고, Vcc는 정의 전원전압, Vt는 MOSFET의 임계전압이다)의 전위로서, 이 전위공급에 의해 CAM셀이 불일치일 때 흐르는 전류와 동일한 전류를 PMOSFET(2103)으로 공급한다. 이 전류는 (2103)과 동일 형상의 PMOSFET를 거쳐서 이 전류와 동일한 전류가 NMOSFET(2105), (2106)으로 공급되어 VR1을 발생시킨다. 이 회로에 의해 VR1은 NMOSFET의 임계전압Vt의 약 2배의 전위로 설정된다. VR1은 엄밀하게 이 전위일 필요는 없고 별도로 발생된 전압을 공급해도 좋지만, Vt의 2배의 전위로 설정하면 후술하는 참조전압VR의 전위가 Vt로 설정되어 차동증폭기 (2113)의 소비전력이 적고 또한 고속동작하는 전위로 된다. VR1은 NMOSFET (2107), (2108)의 게이트로 공급되고 일치검출 신호선(2025), 참조전압선VR의 전위의 상승전압의 고레벨전위를 결정한다. PMOSFET(2109)는 (2102)와 동일 형상을 갖는 NMOSFET이고, PMOSFET(2110)은 일치검출 신호선으로의 전류공급을 실행하는 PMOSFET(2112)보다 약 20% 공급전류가 큰 PMOSFET이다. 또, PMOSFET (2112)는 소정의 시간에 일치검출 신호선(2025)로 전류를 공급하는 PMOSFET이고, 그 게이트는 전류가 공급되는 시간대에 접지레벨로 유지된다. 점선으로 둘러싼 회로 (2113)은 잘 알려진 커런트미러회로를 부하로 한 차동증폭회로로서 설명은 생략하지만 일치검출의 출력은 단자Vout으로 출력된다. (2113)의 회로는 그 밖의 차동증폭기로 치환되어도 좋다는 것은 용이하게 이해할 수 있고 설명의 필요는 없다고 고려된다.

도 21은 도 20의 회로의 동작을 설명하기 위해 주요노드의 전위의 시간변화를 도시하고 있다. 일치검출 신호선(2025)로의 공급전류를 제어하는 신호Vaa가 Vcc에서 접지레벨로 변화하면, 일치신호선에 접속되어 있는 CAM셀 전체가 일치하고 있을 때는 도 21에 "일치"라고 나타낸 전압파형과 같이 그 전위는 시간과 함께 상승한다. 여기에서, Vaa가 접지레벨로 하강된 시각에서 참조전압VR로 상승될 때까지의 시간변화가 급속하다는 것은 참조전압VR까지는 NMOSFET(2107)을 거쳐 PMOSFET(2112)에서 전류가 공급되기 때문이며, VR에 도달하면 NMOSFET(2107)의 게이트와 소오스간 전압이 임계전압Vt로 되므로 (2107)을 거친 전류의 공급은 정지하고 전위의 상승속도는 저하한다. 한편, 일치검출 신호선(2025)에 접속된 CAM셀중의 1개만이 불일치시의 상기 신호선 전위의 시간변화를 "불일치"의 기호로 시간변화를 나타내고 있다. 이 때는 NMOSFET(2107)을 거쳐 PMOSFET(2112)에서 전류는 계속 공급되지만, 전류를 공급하는 PMOSFET(2112)의 전류가 (2110)보다 적기 때문에 참조전압VR까지는 상승하지 않고 전위상승은 정지한다. 일치검출 신호선(2025)에 접속된 CAM셀이 2개 이상 불일치일 때는 그의 전위상승이 더욱 작아진다는 것은 용이하게 이해할 수 있다. 이상 기술한 바와 같이, 도 1의 회로에서는 일치검출을 일치검출 신호선의 전위와 참조전압선VR과의 차에 의해 검출할 수 있고 또 Vaa가 접지레벨로 하강된 직후는 MOSFET (2107), (2111)에 의해 공급되는 전류에 의해 일치검출 신호선이 참조전압VR까지 고속으로 상승되므로 일치검출 동작이 고속화된다. 또, 불일치의 일치검출 신호선의 전위는 참조전압VR을 초과하는 일은 없으므로 Vaa를 접지전위로 유지하는 시간을 엄밀하게 한정할 필요는 없고 회로의 제어가 용이하다는 것도 본 실시예의 회로의 특징이다. 그러나, Vaa가 접지레벨에 있는 기간에는 MOSFET(2107), (2111)에 의해 불일치의 일치검출 신호선으로 전류가 계속 공급되므로, 소비전력 삭감에는 일치검출의 신호가 출력되면 신속하게 고레벨로 Vaa를 상승시켜 전류의 공급을 정지하는 것이 바람직하다.

[발명의 개시]

본 발명의 목적은 풀어소시에이티브방식의 TLB를 사용해서 고속이고 저소비전력의 고속데이타 일치검출회로 및 그것을 사용한 TLB를 제공하는 것이다.

상기 종래기술에 있어서의 과제는 고속화 저소비 전력화, 회로면적의 삭감이다. 풀어소시에이티브방식의 TLB의 동작속도와 소비전력을 세트어세시에이트브방식의 TLB와 동등 이상으로 할 수 있으면, 보다 작은 규모(집적도)의 TLB에 의해 보다 높은 일치확률의 TLB를 얻을 수 있다.

우선, 제1 과제는 연상메모리의 데이터 일치검출을 고속으로 실행하기 위해 일치신호선전위와 비교되는 참조전위를 발생시켰다. 이 참조전위를 사용해서 차동증폭회로에 의해 일치를 검출하는 것에 의해 고속화가 달성되었다. 또, 이 참조전위를 사용해서 스태틱동작의 차동증폭회로에 의해 일치검출을 하는 것에 의해, 작은 전압의 변화를 검출할 수 있고 또한 타이밍조정의 마진이 절약되어 고속화가 달성되었다.

제2 과제인 일치검출회로의 저소비 전력화는 일치신호선과 참조신호선의 전위를 미리MOSFET의 임계값전압 이하로 유지하고 일치신호선의 전위만을 높게 상승시키는 것에 의해 검출기를 동작시키고, 불일치의 일치신호선 및 참조신호선의 전위는 상기 MOSFET로 전류를 거의 흐르지 않게 하는 전위로 한정시키고 또 차동검출회로를 신호의 검출에 필요한 기간만 동작시키는 것에 의해 실현하였다. 또, 입력어드레스에 대해 1∼4조의 고속비교회로를 별도 마련하고 1∼4조까지의 과거의 데이터와 일치한 어드레스는 대응하는 데이터를 기억한 기억회로에서 출력시키고, 본체의 TLB를 동작시키는 일 없이 어드레스를 출력하는 구성으로 해서 고속화와 저소비 전력화를 실현하고 있다. 또, 입력어드레스의 3∼5비트에 대해서 전치비교기에 의해 일치를 조사하고 일치한 어드레스에 대응하는 비교기로만 전력을 공급하 는구성을 채용하였다. 이것에 의해, 비교회로의 동작수는 1/8이하로 되고 소비전력은 1/5이하로 감소할 수 있었다.

상기 발명의 회로는 연상메모리의 일치검출에 차동증폭회로를 사용하는 것에 의해 고속화하고 일치검출회로를 펄스적으로 동작시켜 1∼4조의 전치비교회로를 마련하고, 그 비교결과에 따라 일치한 어드레스에 대응하는 일치검출기로만 전력을 공급하는 것에 의해, 시간적으로 또 공간적으로 전력을 집중적으로 공급하는 것에 의해 고속동작을 손상시키는 일 없이 저소비 전력화를 달성하였다.

본 발명의 회로는 연상메모리의 일치신호 검출신호선으로 소정의 전류를 공급해서 상기 신호선의 전위의 변화를 조사하여 데이터의 일차례 불일치를 검출하는 것에 의해 검출회로의 동작을 고속화하고 또 회로를 간단화하였다. 또, 일치검출신호선의 전위변화를 보다 고속으로 조사하기 위해 참조신호선을 마련하고, 양신호선간의 전위차를 차동증폭회로에 의해 실행하고 한층 고속화를 달성하였다. 또, 일치검출회로를 펄스적으로 동작시키고 1∼4조의 전치비교회로를 마련하고 그 비교결과에 따라 일치한 어드레스에 대응하는 일치검출회로로만 전력을 공급하는 것에의해, 시간적으로 또 공간적으로 전력을 집중적으로 공급하여 고속동작을 손상시키는 일 없이 저소비 전력화를 달성하였다.

본 발명에 의하면, 본 발명의 회로는 연상메모리의 일치신호 검출신호선으로 소정의 전류를 공급해서 상기 신호선의 전위의 변화를 조사하여 데이타의 일치/불일치를 검출하는 것에 의해 검출회로의 동작을 고속화하고 또 회로를 간단화할 수 있다는 효과가 있다.

또, 일치검출신호선의 전위변화를 보다 고속으로 조사하기 위해 참조신호선을 마련하고, 양 신호선간의 전위차를 차동증폭회로에 의해 실행하고 한층 고속화를 달성할 수 있다는 효과가 있다.

또, 일치검출회로를 펄스적으로 동작시키고 1∼4조의 전치비교회로를 마련하고 그 비교결과에 따라 일치한 어드레스에 대응하는 일치검출회로로만 전력을 공급하는 것에 의해, 시간적으로 또 공간적으로 전력을 집중적으로 공급하여 고속동작을 손상시키는 일 없이 저소비 전력화를 달성할 수 있다는 효과가 있다.

Claims

다비트의 데이타신호를 입력하는 입력신호선(21),데이타를 기억하는 메모리셀 (23),입력된 다비트의 상기 데이타신호와 기억된 상기 데이타를 비교하고 일치일 때 비도통, 불일치일 때 도통으로 되고 비교하는 입력신호의 수와 동일한 갯수의 전계효과형 트랜지스터(26) 및 상기 전계효과형 트랜지스터의 드레인이 병렬로 접속되고 또한 상기 전계효과형 트랜지스터의 소오스가 소정전위를 공급받아 병렬로 접속되고 또한 적어도 상기 데이타신호와 상기 데이타의 비교가 실행되는 기간은 거의 일정한 전류가 공급되는 일치검출 신호선(25)로 이루어지고,상기 공급전류는 비교동작의 개시시에는 소정의 일정값의 전류이고, 이 전류공급에 의한 상기 일치검출 신호선의 전위의 변화에 따른 상기 공급전류의 변화에 의해 상기 데이타신호와 상기 데이타의 일치, 불일치를 검출하는 것을 특징으로 하는 반도체 집적회로.
입력된 여러개의 비트의 데이타신호와 기억된 데이타의 일치를 검출하는 회로를 갖는 반도체 집적회로로서,상기 일치를 검출하는 회로는 일치일 때 비도통, 불일치일때 도통하는 MOSFET를 갖고,상기 MOSFET는 데이타신호의 비트수와 동일 수만큼 있고 상기 MOSFET(26)의 드레인단자는 병렬로 일치검출 신호선(25)에 접속되고 소오스단자에는 소정의 전위가 인가되도록 구성되고,적어도 상기 데이타신호와 기억된 데이타의 일치를 검출하는 기간에는 상기 일치검출 신호선으로 전류가 공급되고, 이 공급된 전류에 의해 변화하는 상기 일치검출 신호선의 전위에 의해 상기 데이타와의 일치, 불일치를 검출하도록 구성된 것을 특징으로 하는 반도체 집적회로.
제2항에 있어서,일치검출 신호선(25)와 동일 정도의 정전용량을 구비한 참조신호선(28)을 구비해서 이루어지고,상기 MOSFET(26)에 흐르는 전류와 대략 동일한 전류를 흐르게 하는 MOSFET(34)를 구비하고, 이 MOSFET(34)의 소오스단자에는 소정의 전위가 인가되고 드레인단자는 상기 참조신호선에 접속되고,상기 참조신호선에는 적어도 상기 일치검출을 실행하는 기간에는 전류가 공급되고, 상기 일치검출 신호선(28)과 상기 참조신호선의 전위차를 검출하는 것에 의해 일치, 불일치의 검출을 실행하도록 구성되는 것을 특징으로 하는 반도체 집적회로.
입력된 다비트의 데이타신호(21)과 메모리셀(23)에 기억된 데이타를 비교해서 일치/불일치를 조사하고 일치했을 때는 일치를 나타내는 신호를 송출하는 기능을 구비한 회로로서,상기 회로는 일치일 때 비도통, 불일치일 때 도통하는 MOSFET(26)을 구비하고 있고, 상기 데이타에 대응하는 MOSFET의 도통/비도통에 의해 일치/불일치를 검출하는 제1 비교회로(140)을 구비하고,입력된 데이타신호의 비트수보다 적은 여러개의 비트의 데이타신호에 대해 기억된 데이타를 비교하는 제2 회로를 구비하고,상기 제2 회로가 불일치를 검출한 기억데이타에 대해서는 일치를 검출하는 제1 비교회로의 전체 또는 그의 일부에는 전력을 공급하지 않는 것을 특징으로 하는 반도체 집적회로.
소정의 여러개의 비트의 입력데이타(21)과 미리 기억된 기억데이타의 일치, 불일치를 비교하는 비교회로를 갖는 반도체 집적회로로서,상기 비교회로의 전단에 상기 입력데이타가 입력되는 전치비교회로와 상기 전치비교회로의 출력에 따라 소정의 데이타를 출력하는 출력데이타 기억회로를 갖고,상기 전치비교회로는 미리 기억된 데이타와 상기 입력데이타의 비교를 실행하고,상기 데이타와 상기 입력데이타가 일치한 경우에는 상기 출력데이타 기억회로에서 기억데이타가 출력되고 상기 비교회로의 동작이 정지되도록 구성된 것을 특징으로 하는 반도체 집적회로.
제5항에 있어서,상기 반도체 집적회로는 상기 전치비교회로의 비교결과가 불일치였던 경우에는 상기 비교회로가 동작하고 상기 입력데이타와 미리 기억된 기억데이타의 일치, 불일치를 비교하도록 구성되어 있는 것을 특징으로 하는 반도체 집적회로.
제6항에 있어서,상기 비교회로의 비교결과가 일치한 경우에는 상기 비교결과에 대응한 출력데이타가 상기 출력데이타 기억회로와 다른 기억회로에서 출력되는 것을 특징으로 하는 반도체 집적회로.
소정수 비트의 입력데이타(21)이 입력되고 미리 기억된 소정수 비트의 기억데이타와의 비교를 실행하는 여러개의 비교회로로 구성된 제1 비교회로(140)과 상기 입력데이타가 입력되고 상기 소정수 비트의 입력데이타(181)의 일부와 미리 기억된 소정수비트의 기억데이타의 일부의 비교를 실행하는 여러개의 비교회로(187)로 구성되는 제2 비교회로를 갖고,상기 제2 비교회로에 의해 상기 입력데이타의 일부와 상기 기억데이타의 일부가 일치한 경우에는 상기 제1 비교회로의 일부의 비교회로만을 동작상태로 하는 것을 특징으로 하는 반도체 집적회로.
제8항에 있어서,상기 제1 비교회로의 비교결과가 일치한 경우에는 상기 제2 비교회로의 일부가 동작상태로 되고,상기 동작상태로 된 제2 비교회로는 상기 입력데이타와 기억데이타의 비교를 실행하고,상기 제2 비교회로의 비교결과가 일치한 경우에는 대응하는 출력데이타가 기억장치에서 출력되도록 구성된 것을 특징으로 하는 반도체 집적회로.
제1 비교회로, 제2 비교회로와 제3 비교회로,상기 제1 비교회로의 비교결과에 따라 데이타를 출력하는 제1 기억회로 및상기 제3 비교회로의 비교결과에 따라 데이타를 출력하는 제2 기억회로를 갖고,상기 제1 비교회로, 상기 제2 비교회로와 상기 제3 비교회로에는 각각 소정수의 비트의 입력데이타가 입력되고,상기 제1 비교회로는 상기 입력데이타와 미리 기억된 기억데이타를 비교하고 일치한 경우에는 일치신호를 출력하고,상기 제1 기억회로는 상기 제1 비교회로의 일치신호에 대응한 데이타를 출력하고,상기 제2 비교회로는 상기 입력데이타의 일부와 미리 기억된 기억데이타의 일부를 비교하고,상기 제3 비교회로는 상기 입력데이타와 미리 기억된 기억데이타를 비교하고, 일치한 경우에는 일치신호를 출력하고,상기 제2 기억회로는 상기 제3 비교회로의 일치신호에 대응한 데이타를 출력하도록 구성되고,상기 제1 비교회로의 비교결과가 일치한 경우에는 상기 제2 및 제3 비교회로로 동작전력의 공급이 실행되지 않도록 구성되고,상기 제2 기억회로의 비교결과가 일치한 경우에는 상기 제3 비교회로의 일부로만 동작전력의 공급이 실행하도록 구성된 것을 특징으로 하는 반도체 집적회로.
제10항에 있어서,상기 제3 비교회로는 여러개의 비교회로로 구성되고, 상기 제2 기억회로는 상기 여러개의 비교회로에 대응한 수의 출력데이타를 기억하도록 구성되고,상기 제1 비교회로는 상기 제3 비교회로보다 적은 수의 비교회로로 구성되고 상기 제1 기억회로는 상기 제3 비교회로의 수에 대응한 수의 출력데이타를 기억하도록 구성되어 있는 것을 특징으로 하는 반도체 집적회로.
입력된 다비트의 데이타신호(21)과 기억된 데이타를 비교해서 일치/불일치를 조사하고 일치했을 때는 일치를 나타내는 신호를 송출하는 기능을 구비한 회로로서, 이 회로는 일치일 때 비도통, 불일치일 때 도통하는 MOSFET(26)을 구비하고 있고, 이 MOSFET는 비교하는 입력신호의 수만큼 있고 이들 MOSFET(26)의 드레인단자는 병렬로 일치검출 신호선(25)에 접속되고 또 소오스단자도 병렬로 접속되어 소정의 전위가 인가되고, 또한 적어도 신호의 비교를 실행하는 기간에는 일치검출 신호선으로 전류가 공급되고, 이 공급된 전류에 의해 변화하는 상기 신호선의 전위를 검출해서 입력신호와 기억된 데이타의 일치를 검출하는 반도체장치이고, 상기 전위의 변화를 검출해서 데이타의 일치 불일치를 검출하는 것을 특징으로 하는 반도체 집적회로.
입력된 다비트의 데이타신호(21)과 기억된 데이타를 비교해서 일치/불일치를 조사하고, 일치했을 때는 일치를 나타내는 신호를 송출하는 기능을 구비한 회로로서, 이 회로는 일치일 때 비도통, 불일치일 때 도통하는 MOSFET(26)을 구비하고 있고, 이 MOSFET(26)은 비교하는 입력신호의 수만큼 있고 이들 MOSFET(26)의 드레인단자는 병렬로 일치검출 신호선(25)에 접속되고 또 소오스단자도 병렬로 접속되어 소정의 전위가 인가되고, 또한 적어도 신호의 비교를 실행하는 기간에는 일치검출 신호선느오 전류가 공급되고, 이 공급된 전류에 의해 변화하는 상기 신호선의 전위를 검출해서 입력신호와 기억된 데이타의 일치를 검출하는 반도체장치이고, 특허청구의 범위 제 12 항의 일치검출용 MOSFET(26)에 흐르는 전류와 동일하거나 또한 적은 전류를 흐르게 하는 MOSFET(134)를 구비하고, 그 소오스단자에는 소정전위가 인가되어 있고, 드레인단자는 참조신호선(128)에 접속되어 있고 이 참조신호선에는 전류가 적어도 신호의 비교를 실행하는 기간은 공급되고 있고, 일치검출 신호선(25)와 참조신호선(128)간의 전위차를 검출하는 것에 의해 일치검출을 실행하는 것을 특징으로 하는 차동검출회로(140)을 내장하고 있고, 이 차동회로는 커런트미러부하의 회로((141), (142))인 것을 특징으로 하는 반도체 집적회로.
제13항에 있어서,참조신호선 또는 차동검출회로의 일부를 적어도 여러개의 검출회로에서 공용하는 것을 특징으로 하는 반도체 집적회로.
입력된 다비트의 데이타신호와 기억된 데이타를 비교해서 일치/불일치를 조사하고 일치했을 때는 일치를 나타내는 신호를 송출하는 기능을 구비한 회로로서, 이 회로는 일치일 때 비도통, 불일치일 때 도통하는 MOSFET를 구비하고 있고, 또한 입력된 데이타신호 중 비교의 필요가 없는 데이타에 대해서는 비교 불필요의 정보를 기억시킨 메모리셀을 구비해서 기억하고 있고, 그 기억정보에 의해 불일치일 때 도통하는 MOSFET와 직렬로 접속된 MOSFET를 비도통으로 하는 것에 의해 비교를 실행하지 않는 회로로서, 직렬로 접속되는 MOSFET는 MOSFET의 구동력이 1.5배 이상이고 또한 상기 MOSFET는 여러개의 제1 MOSFET에 대해서 1개 마련되는 일치검출회로를 내장하는 것을 특징으로 하는 반도체 집적회로.
데이타를 리드/라이트하는 메로리로서, 메모리는 여러개의 뱅크로 분할되어 있고 이들 뱅크는 메모리셀 어레이로 구성되어 있고, 메모리셀에 데이타를 라이트하거나 메모리셀의 데이타를 리드할 때 신호선으로서 작용하는 데이타선쌍이 뱅크내에 마련되고, 이들 데이타선쌍은 각 뱅크에 마련된 차동앰프의 입력에 접속되어 있고 그 앰프의 출력은 뱅크에 공통의 제2 리드용 데이타선에 접속되어 있어 상기 앰프를 활성화하는 것에 의해 그 출력을 송출하고, 또 데이타의 라이트시에는 상기 데이타선쌍으로 데이타를 선택해서 전송하는 MOSFET가 있고, 그 MOSFET의 드레인은 데이타선에 접속되고 그 소오스는 라이트신호를 공급하는 제2라이트용 데이타선에 접속되어 있고, 이들 제2 데이타선(리드용 데이타선과 라이트용 데이타선)은 메모리셀의 어레이상에 적어도 2조 마련되어 있어 제2 데이타선이 추출할(또는 라이트할)뱅크가 동일한 뱅크가 아닐 때는 이 앰프는 각각의 뱅크선택신호에 의해 활성화되고, 중복되었을 때는 양자 모두 처리하지 않거나 또는 한쪽의 뱅크선택신호에 의해 처리하고 또 라이트시에는 데이타송부 MOSFET를 도통시켜서 데이타를 라이트하는 메모리를 내장한 것을 특징으로 하는 반도체장치.