KR20040031390A - 멀티-비트 프리페치 반도체 장치의 데이터 반전 회로 및데이터 반전 방법 - Google Patents

멀티-비트 프리페치 반도체 장치의 데이터 반전 회로 및데이터 반전 방법 Download PDF

Info

Publication number
KR20040031390A
KR20040031390A KR1020020060815A KR20020060815A KR20040031390A KR 20040031390 A KR20040031390 A KR 20040031390A KR 1020020060815 A KR1020020060815 A KR 1020020060815A KR 20020060815 A KR20020060815 A KR 20020060815A KR 20040031390 A KR20040031390 A KR 20040031390A
Authority
KR
South Korea
Prior art keywords
data
bit
bits
output
inverted
Prior art date
Application number
KR1020020060815A
Other languages
English (en)
Other versions
KR100459726B1 (ko
Inventor
곽진석
장성진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2002-0060815A priority Critical patent/KR100459726B1/ko
Priority to US10/397,773 priority patent/US6788106B2/en
Priority to DE60330215T priority patent/DE60330215D1/de
Priority to EP03255882A priority patent/EP1406388B1/en
Priority to JP2003337766A priority patent/JP4025276B2/ja
Priority to CNB031390927A priority patent/CN100341245C/zh
Publication of KR20040031390A publication Critical patent/KR20040031390A/ko
Application granted granted Critical
Publication of KR100459726B1 publication Critical patent/KR100459726B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents

Abstract

멀티-비트 프리페치 반도체 장치의 데이터 반전 회로 및 데이터 반전 방법이 개시된다. 본 발명의 데이터 반전 회로는 제1 비교기, 제J(2이상 N까지의 자연수) 비반전 비교기, 제J 반전 비교기, 선택기 및 연산기를 구비한다. 제1 비교기는 프리페치된 N*I(I는 2이상의 자연수) 비트의 데이터 중 I 비트의 제1 데이터와 이전에 출력된 I 비트의 데이터를 대응하는 비트별로 비교하여, 반전된 비트의 수가 소정 비트수 이상인 경우 제1 패리티 비트를 발생한다. 제 J 비반전 비교기는 프리페치된 N*I 비트의 데이터 중 제 J-1(J는 2이상 상기 N까지의 자연수) 데이터와 제J 데이터를 대응하는 비트별로 비교하여, 비반전 패리티 비트를 발생하고, 제 J 반전 비교기는 제 J-1 데이터의 반전 데이터와 제J 데이터를 대응하는 비트별로 비교하여, 반전 패리티 비트를 발생한다. 선택기는 비반전 패리티 비트와 반전 패리티 비트 중에서 어느 하나를 선택하여 제 J 패리티 비트를 발생한다. 그리고, 연산기는 제1 및 제 J 패리티 비트에 응답하여 제1 및 제 J 데이터를 각각 반전 또는 비반전한다.

Description

멀티-비트 프리페치 반도체 장치의 데이터 반전 회로 및 데이터 반전 방법{Data inversion circuit of multi-bit pre-fetch semiconductor device and method there-of}
본 발명은 반도체 장치에 관한 것으로, 특히, 멀티-비트(Multi-bit) 프리페치(Pre-fetch) 구조를 가지는 반도체 장치에서의 출력 데이터 반전에 관한 것이다.
최근 500MHz(1Gbps) 이상의 초고속 이중 데이터율(double data rate, 이하 DDR이라 함) 메모리에서는 4 비트 프리페치 스킴이 일반적으로 사용되고 있다. 4비트 프리페치 스킴이란, 한 번의 독출 명령에 응답하여 4 비트의 데이터를 메모리셀로부터 병렬로 독출하여 반도체 장치의 외부로 직렬로 출력하는 스킴이다.
4 비트 프리페치 스킴을 사용하는 DDR 메모리는 메모리셀로부터 병렬로 출력된 4 비트의 데이터를 2 클럭 싸이클 동안에 한 데이터 입출력 핀을 통해 출력한다. 따라서, 4 비트 프리페치 스킴을 사용하면 외부의 클럭 주파수가 500MHz 라고 하더라도 메모리 장치 내부 코아(Core)의 칼럼 경로의 동작은 250MHz 이상으로만 동작하면 되기 때문에 메모리 장치 내부 코아의 설계 및 칼럼 경로의 설계가 매우 쉬워지게 되는 장점을 가진다.
500MHz 이상의 메모리가 되면 입/출력에서의 성능도 매우 중요하게 된다. 메모리 장치 내부 코아는 4 비트 프리페치를 사용하게 되므로 500MHz 메모리를 구현하는데 문제가 되지 않지만 입/출력은 무조건 500MHz (1Gbps) 의 성능이 요구되기 때문이다.
특히 그래픽 메모리에서는 데이터 출력(DQ) 핀이 일반적으로 32개(X32)로서,와이드 입/출력(Wide I/O) 구조를 가지게 된다. 32개의 DQ 핀이 동시에 동작할 때 데이터 출력 전압에는 엄청난 잡음이 유기되는데, 이를 통상 동시 스위칭 잡음(Simultaneous Switching Noise, 이하 SSN이라 함)이라 한다. 많은 양의 SSN은 데이터 출력 신호의 파형을 손상시켜, 신호 충실도(signal integrity)를 떨어뜨린다. 이렇게 되면 고주파수 시스템에서 필요로 하는 입/출력 성능을 만족하기가 힘들게 된다. 이를 극복하기 위하여 데이터 반전 방법이 사용되고 있다.
데이터 반전(Data Inversion)이란, 반도체 장치에서 현재 출력될 소정 비트수(일반적으로 8비트)의 데이터를 이전에 출력된 데이터와 비트별로 비교하여 토글링(toggling)된 비트의 수가 반 이상일 때, 현재 출력되는 데이터를 모두 반전(Inversion)하여 출력하여 SSN을 줄이는 것을 목적으로 하며, 아울러 출력되는 데이터가 반전되었다는 정보 비트(패리티 비트)를 추가로 출력하는 것이다.
데이터 반전 방법을 예를 들어 좀 더 상세히 설명하면 다음과 같다. 일 예로 이전에 출력된 데이터가 '00111001' 이고 현재 출력될 데이터가 '10111101' 이면 변한(토글링된) 비트의 수가 2 비트이므로 현재 데이터를 반전없이 그대로 '10111101'으로 출력하고, 정보 비트를 로직 로우레벨(0)로 하여 출력한다. 로우레벨의 정보 비트는 출력 데이터가 반전되지 않았음을 의미한다.
또 다른 예로, 이전에 출력된 데이터가 '00111001' 이고 현재 출력될 데이터가 '11010010' 이면 변한(토글링된) 비트의 수가 6비트로서 4 비트 이상이므로 실제 출력되는 데이터는 현재 데이터의 반전 데이터인 '00101101'이고 정보 비트는 로직 하이레벨(1)로서 출력된다. 하이레벨의 정보 비트는 출력 데이터가 반전되었음을 의미한다.
이렇게 되면 토글링되는 비트의 수가 항상 4 비트보다 작게 되므로 스위칭 잡음이 반으로 감소하게 되며 와이드 입/출력 메모리에서의 출력 신호의 신호 충실도가 향상되므로 보다 좋은 입/출력 성능을 가질 수 있게 된다. 이렇게 하는 방법을 데이터 반전 스킴이라고 한다.
도 1은 종래 기술에 따른 데이터 반전 회로를 나타내는 도면이다. 이를 참조하면, 종래 기술에 따른 데이터 반전 회로는 비교부(110), 반전부(120) 및 패리티 비트 발생기(130)를 포함한다. 여기서는, 8개의 데이터 출력 패드(이하, DQ 패드라 함)로 출력되는 8비트의 데이터에 대한 반전/비반전을 수행하는 것으로 가정한다.
비교부(110)는 8개의 익스클루시브 오아(이하, XOR 라 함) 게이트로 구현되는데, 메모리셀로부터 독출된 현재 데이터(FDO1~FDO8)를 이전에 출력된 데이터(D01~D08)와 대응하는 비트별로 각각 비교한다. 이전에 출력된 데이터(D01~D08)는 반전부(120)의 데이터 래치(LAT)에 래치되어 있다.
비교부(110)의 XOR 게이트는 현재 데이터(FDO1~FDO8)와 이전 데이터(DO1~DO8)를 대응하는 비트별로 배타적 논리합함으로써 양 비트가 동일한지 여부를 판단하여, 양 비트가 동일하면 '0'을 동일하지 않으면 '1'을 출력한다.
패리티 비트 발생기(130)는 비교부(110)의 출력 신호들을 수신하여, '1'의 개수가 4이상인지를 판단한다. 4이상이면 패리티 비트(S)를 '1'로 하여 출력하고, 그렇지 않으면 패리티 비트(S)를 '0'으로 하여 출력한다.
반전부(120)는 8개의 XOR 게이트 및 데이터 래치(LAT)로 구현된다.반전부(120)의 XOR 게이트는 현재 데이터(FDO1~FDO8)를 패리티 비트(S)와 각각 배타적 논리합하여 데이터 래치(LAT)로 입력한다. 따라서, 패리티 비트(S)가 '1'이면 현재 데이터(FDO1~FDO8)는 반전되어 데이터 래치(LAT)로 입력되고, 패리티 비트(S)가 '0'이면 현재 데이터(FDO1~FDO8)는 반전되지 않고 데이터 래치(LAT)로 입력된다. 데이터 래치(LAT)의 데이터(DO1~DO8)는 DQ 패드를 통하여 반도체 장치의 외부로 출력된다.
상기와 같이, 데이터 반전 스킴을 사용함으로써, 데이터의 입/출력 성능은 향상될 수 있다. 그러나, 데이터 반전을 처리하는 동작으로 인하여 반도체 메모리 장치의 동작 속도에 장애가 되는 문제점이 있다. 특히, 멀티-비트 프리페치 스킴을 사용하여 고속으로 동작하는 반도체 장치에서 데이터 반전 스킴이 적용되는 경우, 데이터 반전을 처리하는 동작 속도가 반도체 장치의 동작 주파수에 제한을 줄 수 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 효율적으로 출력 데이터의 반전 동작을 수행함으로서 보다 고속으로 데이터를 처리하는 반도체 장치의 데이터 반전 회로를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 효율적으로 출력 데이터의 반전 동작을 수행함으로서 보다 고속으로 데이터를 처리하는 반도체 장치의 데이터 반전 방법을 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래 기술에 따른 데이터 반전 회로를 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 데이터 반전 회로를 구비하는 반도체 메모리 장치를 개략적으로 나타내는 블락도이다.
도 3은 도 2에 도시된 본 발명의 일 실시예에 따른 데이터 반전 회로를 상세하게 나타내는 블락도이다.
도 4는 도 3에 도시된 제1 비교기, 제1 연산부 및 제1 래치부를 좀 더 상세히 도시하는 도면이다.
도 5는 도 3에 도시된 제2 및 제3 비교기, 제1 선택부, 제2 연산부 및 제2 래치부를 좀 더 상세히 도시하는 도면이다.
도 6은 도 4 및 도 5에 도시된 패리티 비트 발생기의 일 구현예를 나타내는 회로도이다.
도 7은 본 발명의 일 비교예에 따른 데이터 반전 회로를 나타내는 도면이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일면은 N(N은 2 이상의 자연수) 비트 프리페치 스킴을 가지는 반도체 장치의 데이터 반전 회로에 관한 것이다. 본 발명의 일면에 따른 데이터 반전 회로는 동시에 프리페치된 상기 N 비트들 중 이전 비트와 당해 비트를 비교하여 상기 당해 비트의 반전 여부를 판단하는 제1 비교기; 상기 동시에 프리페치된 비트들 중 이전 비트의 반전 비트와 상기 당해 비트를 비교하여 상기 당해 비트의 반전 여부를 판단하는 제2 비교기; 상기 제1 비교기의 판단 결과와 상기 제2 비교기의 판단 결과 중의 어느 하나를 선택하는 선택기; 및 상기 선택기의 선택에 따라 상기 당해 비트를 반전 또는 비반전하는 연산기를 구비한다. 바람직하기로는, 상기 선택기는 상기 이전 비트의 반전 여부에 따라 상기 제1 비교기 또는 상기 제2 비교기의 판단 결과를 선택하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면 역시 N(N은 2 이상의 자연수) 비트 프리페치 스킴을 가지는 반도체 장치의 데이터 반전 회로에 관한 것이다. 본 발명의 다른 일면에 따른 데이터 반전 회로는 프리페치된 N*I(I는 2이상의 자연수) 비트의 데이터 중 상기 I 개의 데이터 출력 패드를 통하여 첫 번째로 출력될 상기 I 비트의 제1 데이터와 상기 I 개의 데이터 출력 패드를 통하여 이전에 출력된 상기 I 비트의 데이터를 대응하는 비트별로 비교하여, 반전된 비트의 수가 소정 비트수 이상인 경우 제1 패리티 비트를 발생하는 제1 비교기; 상기 프리페치된 N*I 비트의 데이터 중 상기 I 비트의 상기 제 J-1(J는 2이상 상기 N까지의 자연수) 데이터와 상기 I 비트의 제J 데이터를 대응하는 비트별로 비교하여, 반전된 비트의 수가 상기 소정 비트수 이상인 경우 비반전 패리티 비트를 발생하는 제 J비반전 비교기; 상기 프리페치된 N*I 비트의 데이터 중 상기 제 J-1 데이터의 반전 데이터와 상기 제J 데이터를 대응하는 비트별로 비교하여, 반전된 비트의 수가 상기 소정 비트수 이상인 경우 반전 패리티 비트를 발생하는 제 J 반전 비교기; 상기 제 J 비반전 비교기에서 출력되는 상기 비반전 패리티 비트와 상기 제 J 반전 비교기에서 출력되는 상기 반전 패리티 비트 중에서 어느 하나를 선택하여 제 J 패리티 비트를 발생하는 선택기; 및 상기 제1 및 상기 제 J 패리티 비트에 응답하여 상기 제1 및 제 J 데이터를 각각 반전 또는 비반전하는 연산기를 구비하며, 상기 제J 데이터는 상기 프리페치된 N*I(I는 2이상의 자연수) 비트의 데이터 중 상기 I 개의 데이터 출력 패드를 통하여 J 번째로 출력될 데이터인 것을 특징으로 한다. 바람직하기로는, 상기 선택기는 상기 제 J-1 패리티 비트에 응답하여 상기 제 J 패리티 비트를 출력하는 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명은 N(N은 2 이상의 자연수)비트 프리페치 스킴을 가지는 반도체 장치에서의 데이터 반전 방법에 관한 것으로, 본 발명의 데이터 반전 방법은 (a) 프리페치된 N*I(I는 2이상의 자연수) 비트의 데이터 중 상기 I 개의 데이터 출력 패드를 통하여 첫 번째로 출력될 상기 I 비트의 제1 데이터와 상기 I 개의 데이터 출력 패드를 통하여 이전에 출력된 상기 I 비트의 데이터를 대응하는 비트별로 비교하여, 반전된 비트의 수가 소정 비트수 이상인 경우 제1 패리티 비트를 발생하는 단계; (b) 상기 프리페치된 N*I 비트의 데이터 중 상기 I 비트의 상기 제 J-1(J는 2이상 상기 N까지의 자연수) 데이터와 상기 I 비트의 제J 데이터를 대응하는 비트별로 비교하여, 반전된 비트의 수가 상기 소정비트수 이상인 경우 비반전 패리티 비트를 발생하는 단계; (c) 상기 프리페치된 N*I 비트의 데이터 중 상기 제 J-1 데이터의 반전 데이터와 상기 제J 데이터를 대응하는 비트별로 비교하여, 반전된 비트의 수가 상기 소정 비트수 이상인 경우 반전 패리티 비트를 발생하는 단계; (d) 상기 제 J 비반전 비교기에서 출력되는 상기 비반전 패리티 비트와 상기 제 J 반전 비교기에서 출력되는 상기 반전 패리티 비트 중에서 어느 하나를 선택하여 제 J 패리티 비트를 발생하는 단계; 및 (e) 상기 제1 및 상기 제 J 패리티 비트에 응답하여 상기 제1 및 제 J 데이터를 각각 반전 또는 비반전하는 단계를 구비한다. 상기 제J 데이터는 상기 프리페치된 N*I(I는 2이상의 자연수) 비트의 데이터 중 상기 I 개의 데이터 출력 패드를 통하여 J 번째로 출력될 데이터이다. 바람직하기로는, 상기 (a), (b) 및 (c) 단계는 병렬로 이루어지며, 상기 (d) 단계는 상기 제 J-1 패리티 비트에 응답하여 상기 제 J 패리티 비트를 발생한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 데이터 반전 회로를 구비하는 반도체 메모리 장치를 개략적으로 나타내는 블락도이다.
이를 참조하면, 반도체 메모리 장치는 메모리셀 어레이(210), 데이터 반전 회로(300), 데이터 출력 버퍼(220) 및 패리티 비트 버퍼(230)를 구비한다. 도 2에 도시된 반도체 메모리 장치는 4비트 프리페치 스킴을 채용하며, 8개의 데이터 출력 패드(DQ1~DQ8)를 구비하는 것으로 가정한다.
데이터 독출 명령에 응답하여 메모리셀 어레이(210)로부터 8*4비트(즉, 32비트)의 데이터(FDOi_1, FDOi_2, FDOi_3, FDOi_4)가 병렬로 독출된다. 하나의 DQ 핀당 4비트의 데이터가 병렬로 독출되므로, 8개의 DQ 핀에 대해서 총 32비트의 데이터가 독출되는 것이다.
도 2에서, 첨자 'i'는 DQ를 구분하기 위한 것으로 사용된다. 도 2에 도시된 반도체 장치는 8개의 DQ 패드 및 DQ 핀을 가지므로, i는 1에서 8까지의 정수이다.
그리고, '_'다음의 숫자는 동일 DQ로 출력될 4비트의 데이터를 구분하기 위한 것이다. 예를 들어, FDOi_1은 i 번째 DQ에서 첫 번째 출력될 비트를 나타내고, FDOi_2은 i 번째 DQ에서 두 번째 출력될 비트를 나타낸다.
데이터 반전 회로(300)는 메모리셀 어레이(210)로부터 입력되는 32비트의 데이터(FDOi_1, FDOi_2, FDOi_3,FDOi_4, i=1~8)를 수신하여 반전/비반전 여부를 결정하고, 결정에 따라 데이터(FDOi_1, FDOi_2,FDOi_3, FDOi_4, i=1~8)를 반전 또는 비반전하여 출력한다. 아울러. 반전/비반전 여부를 나타내는 패리티 비트(Sj, j=1~4)를 출력한다.
데이터 출력 버퍼(220)는 데이터 반전 회로(300)로부터 입력되는 반전/비반전 데이터(DOi_1, DOi_2, DOi_3, DOi_4)를 수신하고 이들을 제1 내지 제8 DQ 패드를 통하여 반도체 장치의 외부로 출력한다.
한편, 데이터 반전 회로(300)에서 출력되는 패리티 비트(Sj, j=1~4)는 패리티 비트 버퍼(230)를 통하여 외부로 출력된다. 이 때, 패리티 비트는 데이터 마스킹 핀(data masking pin, 이하 DM 핀이라 함)을 통하여 외부로 출력되는 것이 바람직하다. 데이터 마스킹 핀이란, 데이터 핀 외의 별도의 핀으로서, 동기식 디램(SDRAM)에 일반적으로 구비되는 핀이다. 이 핀은 기입 모드에서는 입력되는 데이터를 마스킹하는데, 즉 입력 데이터가 반도체 장치 내에 기입되지 않도록 하는데 사용되지만, 독출 모드에서는 일반적으로 사용되지 않는다. 따라서, 기존의 DM 핀을 본 발명에서 패리티 비트를 출력하는데 사용함으로써, 패리티 비트 출력을 위한 핀이 추가로 필요하지 않다.
도 3은 도 2에 도시된 본 발명의 일 실시예에 따른 데이터 반전 회로(300)를 상세하게 나타내는 블락도이다. 이를 참조하면, 데이터 반전 회로(300)는 제1 내지 제7 비교기(311~317), 제1 내지 제4 연산부(321~324), 제1 내지 제4 래치부(331~334), 제1 내지 제3 선택부(341~343) 및 제1 내지 제3 인버터부(351~353)를 포함한다.
제1 비교기(311)는 8비트의 제1 데이터(FDOi_1)와 8비트의 이전 출력 데이터(DOi_4)를 수신하여 대응하는 비트별로 토글 여부를 판단한다. 제1 데이터(FDOi_1)란 동시에 래치된 32비트의 데이터(FDOi_1, FDOi_2, FDOi_3, FDOi_4) 중에서 제1 내지 제8 DQ 패드를 통하여 첫 번째로 출력될 데이터를 말한다. 그리고, 이전 출력 데이터(DOi_4)는 이전 클럭 싸이클에서 제1 내지 제8 DQ 패드를 통하여 출력된 데이터이다. 제1 비교기(311)는 토글된 비트의 수가 4이상이면 하이레벨의 제1 패리티 비트(S1)를 출력한다. 제1 연산부(321)는 제1 패리티 비트(S1)와 8비트의 제1 데이터(FDOi_1)를 각각 배타적 논리합하여 출력한다. 따라서, 제1 패리티 비트(S1)가 하이레벨이면 제1 데이터(FDOi_1)는 각각 반전되고, 제1 패리티 비트(S1)가 로우레벨이면 제1 데이터(FDOi_1)는 각각 반전되지 않고 그대로 출력된다. 제1 연산부(321)의 출력은 제1 래치부(331)에 입력된다. 제1 래치부(3310)의 데이터들(DOi_1)은 각각 제1 내지 제8 DQ 패드를 통하여 출력된다.
제2 비교기(312)는 8비트의 제2 데이터(FDOi_2)와 8비트의 제1 데이터(FDOi_1)를 수신하여 대응하는 비트별로 토글 여부를 판단한다. 제2 데이터(FDOi_2)란 동시에 래치된 32비트의 데이터 중 제1 내지 제8 DQ 패드를 통하여 두 번째로 출력될 데이터를 말한다. 제2 비교기(312)는 토글된 비트의 수가 4이상이면 하이레벨의 비반전 패리티 비트(NP)를 출력한다.
제3 비교기(313)는 8비트의 제1 데이터(FDOi_1)가 제1 인버터부(351)를 통하여 각각 반전된 데이터와 8비트의 제2 데이터(FDOi_2)를 수신하여 대응하는 비트별로 토글 여부를 판단한다. 제3 비교기(313)는 토글된 비트의 수가 4이상이면 하이레벨의 반전 패리티 비트(IP)를 출력한다. 제1 선택부(341)는 제1 패리티 비트(S1)에 응답하여 비반전 패리티 비트(NP)와 반전 패리티 비트(IP) 중에서 어느 하나를 선택하여 제2 패리티 비트(S2)를 출력한다. 좀 더 상세하게는, 제1 선택부(341)는 제1 패리티 비트(S1)가 하이레벨이면 반전 패리티 비트(IP)를 제2 패리티 비트(S2)로 출력하고, 제1 패리티 비트(S1)가 로우레벨이면 비반전 패리티 비트(NP)를 제2패리티 비트(S2)로 출력한다.
제2 연산부(322)는 제2 패리티 비트(S2)와 8비트의 제2 데이터(FDOi_2)를 각각 배타적 논리합하여 출력한다. 따라서, 제2 패리티 비트(S2)가 하이레벨이면 제2 데이터(FDOi_2)는 각각 반전되고, 제2 패리티 비트(S2)가 로우레벨이면 제2 데이터(FDOi_2)는 각각 반전되지 않고 그대로 출력된다. 제2 연산부(322)의 출력은 제2 래치부(332)에 입력된다. 제2 래치부(332)의 데이터들(DOi_2)은 제1 래치부(331)의 데이터들(DOi_1)이 출력된 후 각각 제1 내지 제8 DQ 패드를 통하여 출력된다.
제4 및 제5 비교기(314, 315)의 동작은 제2 및 제3 비교기(312, 313)의 동작과 유사하며, 제2 선택부(342)의 동작은 제1 선택부(341)의 동작과 유사하다.
제4 비교기(314)는 8비트의 제3 데이터(FDOi_3)와 8비트의 제2 데이터(FDOi_2)를 수신하여 대응하는 비트별로 토글 여부를 판단한다. 제3 데이터(FDOi_3)란 동시에 래치된 32비트의 데이터 중 제1 내지 제8 DQ 패드를 통하여 세 번째로 출력될 데이터를 말한다. 제4 비교기(314)는 토글된 비트의 수가 4이상이면 하이레벨의 비반전 패리티 비트(NP)를 출력한다.
제5 비교기(315)는 8비트 제2 데이터(FDOi_3)가 제2 인버터부(352)를 통하여 각각 반전된 데이터와 8비트의 제3 데이터(FDOi_3)를 수신하여 대응하는 비트별로 토글 여부를 판단한다. 제5 비교기(315)는 토글된 비트의 수가 4이상이면 하이레벨의 반전 패리티 비트(IP)를 출력한다. 제2 선택부(342)는 제2 패리티 비트(S2)에 응답하여 비반전 패리티 비트(NP)와 반전 패리티 비트(IP) 중에서 어느 하나를 선택하여 제3 패리티 비트(S3)를 출력한다. 좀 더 상세하게는, 제3 선택부(343)는 제3 패리티 비트(S3)가 하이레벨이면 반전 패리티 비트(IP)를 제3 패리티 비트(S3)로 출력하고, 제3 패리티 비트(S3)가 로우레벨이면 비반전 패리티 비트(NP)를 제3 패리티 비트(S3)로 출력한다.
제3 연산부(323)는 제3 패리티 비트(S3)와 8비트의 제3 데이터(FDOi_3)를 각각 배타적 논리합하여 출력한다. 따라서, 제3 패리티 비트(S3)가 하이레벨이면 제3 데이터(FDOi_3)는 각각 반전되고, 제3 패리티 비트(S3)가 로우레벨이면 제3 데이터(FDOi_3)는 각각 반전되지 않고 그대로 출력된다. 제3 연산부(323)의 출력은 제3 래치부(333)에 입력된다. 제3 래치부(333)의 데이터들(DOi_3)은 제2 래치부(332)의 데이터들(DOi_2)이 출력된 후 각각 제1 내지 제8 DQ 패드를 통하여 출력된다.
제6 및 제7 비교기(316, 317)의 동작 역시 제2 및 제3 비교기(312, 313)의 동작과 유사하며, 제3 선택부(343)의 동작은 제1 선택부(341)의 동작과 유사하다.
제6 및 제7 비교기(316, 317)는 이전 데이터인 8비트의 제3 데이터(FDOi_3)와 이들의 반전 데이터를 각각 8비트의 제4 데이터(FDOi_4)와 비교하여 토글된 비트의 수를 판단한다. 제6 및 제7 비교기(316, 317)는 토글된 비트의 수가 4이상이면 각각 하이레벨의 비반전 패리티 비트(NP) 및 반전 패리티 비트(IP)를 출력한다. 제3 선택부(343)는 제3 패리티 비트(S3)에 응답하여 비반전 패리티 비트(NP)와 반전 패리티 비트(IP) 중에서 어느 하나를 선택하여 제4 패리티 비트(S4)를 출력한다. 좀 더 상세하게는, 제3 선택부(343)는 제3 패리티 비트(S3)가 하이레벨이면 반전 패리티 비트(IP)를 제3 패리티 비트(S3)로 출력하고, 제3 패리티 비트(S3)가 로우레벨이면 비반전 패리티 비트(NP)를 제4 패리티 비트(S4)로 출력한다.
제4 연산부(324)는 제4 패리티 비트(S4)와 8비트의 제4 데이터(FDOi_4)를 각각 배타적 논리합하여 출력한다. 따라서, 제4 패리티 비트(S4)가 하이레벨이면 제4 데이터(FDOi_4)는 각각 반전되고, 제4 패리티 비트(S4)가 로우레벨이면 제4 데이터(FDOi_4)는 각각 반전되지 않고 그대로 출력된다. 제4 연산부(324)의 출력은 제4 래치부(334)에 입력된다. 제4 래치부(334)의 데이터들(DOi_4)은 제3 래치부(333)의 데이터들(DOi_3)이 출력된 후 각각 제1 내지 제8 DQ 패드를 통하여 출력된다.
본 발명의 일 실시예에서 제1 내지 제7 비교기(311~317)는 동시에 동작한다. 즉, 순차적으로 동작하는 것이 아니고, 제1 비교기(311)가 동작할 때 제2 내지 제7 비교기(312~317)가 모두 동작한다. 즉, 프리페치된 비트별로 당해 비트를 이전 비트와 비교하는 비교기(제2, 제4, 제6 비교기)와 당해 비트를 이전 비트의 반전 데이터와 비교하는 비교기(제3, 제5, 제7 비교기)가 동시에 동작한다. 그리고, 각 비교기(311~317)의 출력이 결정된 상태에서 이전 데이터의 반전 여부에 따라 당해 데이터의 반전/비반전 여부가 순차적으로 결정된다.
실제, 데이터를 반전/비반전하는데 걸리는 시간 중에서 비교기에서 소요되는 시간이 가장 크다. 그런데, 본 발명에서는 각 비교기에서 비트별 토글링 여부를 판단하는 과정이 병렬로 이루어지므로, 데이터를 반전/비반전하는데 걸리는 전체적인 시간이 그만큼 줄게 된다.
따라서 본 발명에 의하면, 멀티-비트 프리페치 시스템에서도 주파수 성능 저하 없이 데이터 반전 스킴을 구성할 수 있게 되며 따라서 입/출력 성능도 향상될 수 있다.
도 4는 도 3에 도시된 제1 비교기(311), 제1 연산부(321) 및 제1 래치부(331)를 좀 더 상세히 도시하는 도면이다. 이를 참조하면, 제1 비교기(311)는 8개의 XOR 게이트 및 패리티 비트 발생기(410)를 포함한다. 8개의 XOR 게이트는 제1 데이터의 각 비트(FDOi_1, i=1~8)와 이전 출력 데이터의 각 비트(DOi_4, i=1~8)를 각각 배타적 논리합하여 출력한다. 패리티 비트 발생기(410)는 8개의 XOR 게이트의 출력 신호들(XO1~XO8)을 수신하여, 이들 신호들(XO1~XO8) 중 4개 이상의 '1'이 있으면 하이레벨의 제1 패리티 비트(S1)를 출력한다.
제1 연산부(321)는 8개의 XOR 게이트를 포함하는데, 각 XOR 게이트는 제1 패리티 비트(S1)와 제1 데이터의 각 비트(FDOi_1, i=1~8)를 수신하여 배타적 논리합하여 출력한다. 제1 래치부(331)는 제1 연산부(321)에서 출력되는 8비트의 출력 데이터를 각각 래치하기 위한 8개의 래치소자(LAT)를 포함한다.
도 5는 도 3에 도시된 제2 및 제3 비교기(312, 313), 제1 선택부(341), 제2 연산부(322) 및 제2 래치부(332)를 좀 더 상세히 도시하는 도면이다. 제4 및 제5 비교기(315), 제2 선택부(342), 제3 연산부(323) 및 제3 래치부(333)의 구성과 제6 및 제7 비교기(317), 제3 선택부(343), 제4 연산부(324) 및 제4 래치부(334)의 구성 역시 도 5에 도시된 바와 같으므로, 제2 및 제3 비교기(312, 313), 제1 선택부(341), 제2 연산부(322) 및 제2 래치부(332)를 기준으로 기술한다.
도 5를 참조하면, 제2 및 3 비교기(312, 313)는 각각 8개의 XOR 게이트 및 패리티 비트 발생기(410)를 포함한다. 제2 비교기(312)의 8개의 XOR 게이트는 당해 데이터인 제2 데이터의 각 비트(FDOi_2, i=1~8)와 이전 데이터인 제1 데이터의 각 비트(FDOi_1, i=1~8)를 각각 배타적 논리합하여 출력한다. 패리티 비트 발생기(410)는 8개의 XOR 게이트의 출력 신호들(XO1~XO8)을 수신하여, 이들 신호들 중 4개 이상의 '1'이 있으면 하이레벨의 비반전 패리티 비트(NP)를 출력한다.
제3 비교기(313)의 8개의 XOR 게이트는 당해 데이터인 제2 데이터의 각 비트(FDOi_2, i=1~8)와 이전 데이터인 제1 데이터의 각 비트(FDOi_1, i=1~8)의 반전 비트를 각각 배타적 논리합하여 출력한다. 패리티 비트 발생기(410)는 8개의 XOR 게이트의 출력 신호들(XO1~XO8)을 수신하여, 이들 신호들 중 4개 이상의 '1'이 있으면 하이레벨의 반전 패리티 비트(IP)를 출력한다.
제1 선택부(341)는 제1 패리티 비트(S1)에 응답하여 턴온되어 반전 패리티 비트(IP)를 제2 패리티 비트(S2)로 출력하는 제1 스위치(SW1)와 제1 패리티 비트(S1)의 반전 비트에 응답하여 턴온되어 비반전 패리티 비트(NP)를 제2 패리티 비트(S2)로 출력하는 제2 스위치(SW2)를 포함한다.
제2 연산부(322)는 제1 연산부(321)와 마찬가지로, 8개의 XOR 게이트를 포함하는데, 각 XOR 게이트는 제2 패리티 비트(S2)와 제1 데이터의 각 비트(FDi_1, i=1~8)를 수신하여 배타적 논리합하여 출력한다. 제2 래치부(332)는 제2 연산부(322)에서 출력되는 8비트의 출력 데이터를 각각 래치하기 위한 8개의 래치소자(LAT)를 포함한다.
도 6은 도 4 및 도 5에 도시된 패리티 비트 발생기(410)의 일 구현예를 나타내는 회로도이다. 이를 참조하면, 패리티 비트 발생기(410)는 비교 전압 발생부(411), 기준 전압 발생부(412) 및 차동 증폭기(413)를 포함한다.
차동 증폭기(413)는 비교 전압 발생부(411)에서 출력되는 비교전압(VCOM)과 기준 전압 발생부(412)에서 출력되는 기준전압(VREF)을 수신하여, 비교전압(VCOM)이 기준 전압(VREF)보다 크면 하이레벨의 패리티 비트(PARITY BIT)를 출력하고, 비교전압(VCOM)이 기준 전압(VREF)보다 작으면 로우레벨의 패리티 비트(PARITY BIT)를 출력한다.
비교 전압 발생부(411)는 피모스 트랜지스터(PMOS transistor)(WP)와 상호 병렬로 연결되는 8개의 엔모스 트랜지스터(NMOS transistor)(WN)를 포함한다. 피모스 트랜지스터(WP)는 그 소오스는 전원 전압에, 그 게이트는 그라운드에, 그 드레인은 비교 전압(VCOM) 단자에 각각 연결된다. 엔모스 트랜지스터(WN)는 각각 그 드레인은 비교 전압(VCOM) 단자에, 그 소오스는 그라운드에 연결된다. 그리고, 그 게이트는 비교기의 8개의 XOR 게이트의 출력 신호(XO1~XO8)를 각각 수신한다. 따라서, 게이트로 입력되는 신호(XO1~XO8)의 레벨에 따라 엔모스 트랜지스터는 턴온/턴오프된다. 엔모스 트랜지스터의 턴온 개수가 많을수록 비교 전압(VCOM)의 레벨은 낮아진다.
기준 전압 발생부(412)는 비교 전압 발생부(411)와 동일한 구성을 가진다. 다만, 8개의 엔모스 트랜지스터들(WN, WN') 중 하나(WN')의 크기는 다른 엔모스 트랜지스터(WN)의 크기에 비하여 약 1/2이 되도록 한다. 그리고, 크기가 1/2인 엔모스 트랜지스터(WN')를 포함한 4개의 엔모스 트랜지스터들의 게이트는 전원 전압에 연결되고, 나머지 4개의 엔모스 트랜지스터들의 게이트는 그라운드에 연결된다. 따라서, 게이트가 전원 전압에 접속되는 엔모스 트랜지스터들이 턴온되어 기준 전압(VREF)의 레벨이 결정된다.
기준 전압(VREF)은 4개의 엔모스 트랜지스터들(그 중 하나는 1/2 크기를 가짐)이 턴온될 때의 전압 레벨이므로, 비교 전압 발생부(411)에서는 적어도 4개의 엔모스 트랜지스터가 턴온되어야 비교 전압(VCOM)의 레벨이 기준 전압(VREF)의 레벨보다 커진다. 따라서, 비교 전압 발생부(411)로 입력되는 XOR 게이트의 출력 신호(XO1~XO8)가 4개 이상 '1'이어야 패리티 비트(PARITY BIT)가 하이레벨이 된다.
상술한 바와 같이, 본 발명에서는 이전 데이터의 반전 여부가 결정된 후 이전 데이터를 당해 데이터와 비교하는 것이 아니라, 이전 데이터와 당해 데이터의 비교 및 이전 데이터의 반전 데이터와 당해 데이터의 비교를 동시에 수행하고 단지 이 두 결과 중 하나만을 선택하는 방식을 사용한다. 따라서, 이전 데이터의 반전 여부가 결정된 후 이를 당해 데이터와 비교하는 종래 기술에 비하여 데이터 반전 처리에 소요되는 시간이 줄어들어, 반도체 장치의 동작 주파수 개선에 기여할 수 있다.
이와 같은 본 발명의 효과는 다음에 기술되는 본 발명의 일 비교예와 비교할 때, 더욱 분명해진다.
도 7은 본 발명의 일 비교예에 따른 데이터 반전 회로를 나타내는 도면이다.
이를 참조하면, 본 발명의 일 비교에에 따른 데이터 반전 회로는 제1 내지제4 비교기(711~714), 제1 내지 제4 연산부(321~324) 및 제1 내지 제4 래치부(331~334)를 포함한다.
제1 내지 제4 비교기(711~714)의 구성은 도 4에 도시된 제1 비교기(311)의 구성과 각각 동일하므로 여기서 상세한 설명은 생략한다.
제1 비교기(711)는 8비트의 제1 데이터(FDOi_1)와 8비트의 이전 출력 데이터(DOi_4)를 수신하여 대응하는 비트별로 토글 여부를 판단한다. 제1 비교기(711)는 토글된 비트의 수가 4이상이면 하이레벨의 제1 패리티 비트(S1)를 출력한다. 제1 연산부(321)는 제1 패리티 비트(S1)와 8비트의 제1 데이터(FDOi_1)를 각각 배타적 논리합하여 출력한다. 제1 연산부(321)의 출력은 제1 래치부(331)에 입력된다. 제1 래치부(331)의 데이터들(DOi_1, i=1~8)은 각각 제1 내지 제8 DQ 패드를 통하여 출력된다.
제2 내지 제4 비교기(712~714), 제2 내지 제4 연산부(322~324) 및 제2 내지 제4 래치부(332~334)의 동작은 상기 제1 비교기(711), 제1 연산부(321) 및 제1 래치부(331)의 동작과 같다.
다만, 제2 비교기(712)는 8비트의 제2 데이터(FDOi_2)와 이전 출력 데이터인 제1 연산부(321)의 출력 데이터(XDOi_1)를 수신하고, 제3 비교기(313)는 8비트의 제3 데이터(FDOi_3)와 이전 출력 데이터인 제2 연산부(322)의 출력 데이터(XDOi_2)를 수신하며, 제4 비교기(314)는 8비트의 제4 데이터(FDOi_4)와 이전 출력 데이터인 제3 연산부(323)의 출력 데이터(XDOi_3)를 수신한다.
상술한 바와 같이, 비교예에서는, 이전 데이터의 반전/비반전 여부가 결정되어 실제 반전/비반전이 수행된 후 그 데이터와 당해 데이터를 비교한다. 즉, 제1 데이터(FDOi_1)에 대한 반전/비반전 처리 후에 처리된 데이터(XDOi_1)를 제2 데이터(FDOi_2)와 비교하고, 제2 데이터(FDOi_2)에 반전/비반전 처리 후에 처리된 데이터(XDOi_2)를 제3 데이터(FDOi_3)와 비교한다. 따라서, 이전 데이터의 반전 여부를 기다려야 함으로, 전체 데이터의 반전/비반전 처리에 상당한 시간이 소요된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들어, 본 실시예에서는 4비트 프리페치 스킴을 기준으로 기술되었으나, 프리페치되는 비트의 수는 변경 가능하다. 또한 본 실시예에서는 데이터의 반전 여부를 8 비트 단위로 결정하는 것으로 기술되었으나, 이 또한 변경 가능함은 당업자에게는 자명하다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 의하면, 데이터 반전 처리에 소요되는 시간이 줄어든다. 따라서, 데이터 반전 처리를 함으로써 데이터 입/출력 성능을 향상시키는 동시에, 데이터 반전 처리로 인한 동작 속도의 저하를 방지함으로써, 반도체 장치의 동작 주파수를 개선하는 효과가 있다.

Claims (21)

  1. N(N은 2 이상의 자연수) 비트 프리페치 스킴을 가지는 반도체 장치의 데이터 반전 회로에 있어서,
    동시에 프리페치된 상기 N 비트들 중 이전 비트와 당해 비트를 비교하여 상기 당해 비트의 반전 여부를 판단하는 제1 비교기;
    상기 동시에 프리페치된 비트들 중 이전 비트의 반전 비트와 상기 당해 비트를 비교하여 상기 당해 비트의 반전 여부를 판단하는 제2 비교기;
    상기 제1 비교기의 판단 결과와 상기 제2 비교기의 판단 결과 중의 어느 하나를 선택하는 선택기; 및
    상기 선택기의 선택에 따라 상기 당해 비트를 반전 또는 비반전하는 연산기를 구비하는 반도체 장치의 데이터 반전 회로.
  2. 제1항에 있어서, 상기 선택기는
    상기 이전 비트의 반전 여부에 따라 상기 제1 비교기 또는 상기 제2 비교기의 판단 결과를 선택하는 것을 특징으로 하는 반도체 장치의 데이터 반전 회로.
  3. 제 1 항에 있어서, 상기 데이터 반전 회로는
    상기 연산기의 출력 데이터를 래치하는 래치부를 더 구비하는 것을 특징으로 하는 반도체 장치의 데이터 반전 회로.
  4. 제 1 항에 있어서, 상기 N은
    4인 것을 특징으로 하는 반도체 장치의 데이터 반전 회로.
  5. N(N은 2 이상의 자연수)비트 프리페치 스킴을 가지는 반도체 장치의 데이터 반전 회로에 있어서,
    프리페치된 N*I(I는 2이상의 자연수) 비트의 데이터 중 상기 I 개의 데이터 출력 패드를 통하여 첫 번째로 출력될 상기 I 비트의 제1 데이터와 상기 I 개의 데이터 출력 패드를 통하여 이전에 출력된 상기 I 비트의 데이터를 대응하는 비트별로 비교하여, 반전된 비트의 수가 소정 비트수 이상인 경우 제1 패리티 비트를 발생하는 제1 비교기;
    상기 프리페치된 N*I 비트의 데이터 중 상기 I 비트의 상기 제 J-1(J는 2이상 상기 N까지의 자연수) 데이터와 상기 I 비트의 제J 데이터를 대응하는 비트별로 비교하여, 반전된 비트의 수가 상기 소정 비트수 이상인 경우 비반전 패리티 비트를 발생하는 제 J 비반전 비교기;
    상기 프리페치된 N*I 비트의 데이터 중 상기 제 J-1 데이터의 반전 데이터와 상기 제J 데이터를 대응하는 비트별로 비교하여, 반전된 비트의 수가 상기 소정 비트수 이상인 경우 반전 패리티 비트를 발생하는 제 J 반전 비교기;
    상기 제 J 비반전 비교기에서 출력되는 상기 비반전 패리티 비트와 상기 제 J 반전 비교기에서 출력되는 상기 반전 패리티 비트 중에서 어느 하나를 선택하여 제 J 패리티 비트를 발생하는 선택기; 및
    상기 제1 및 상기 제 J 패리티 비트에 응답하여 상기 제1 및 제 J 데이터를각각 반전 또는 비반전하는 연산기를 구비하며,
    상기 제J 데이터는 상기 프리페치된 N*I(I는 2이상의 자연수) 비트의 데이터 중 상기 I 개의 데이터 출력 패드를 통하여 J 번째로 출력될 데이터인 것을 특징으로 하는 반도체 장치의 데이터 반전 회로.
  6. 제 5 항에 있어서, 상기 선택기는
    상기 제 J-1 패리티 비트에 응답하여 상기 제 J 패리티 비트를 출력하는 것을 특징으로 하는 반도체 장치의 데이터 반전 회로.
  7. 제 5 항에 있어서, 상기 선택기는
    상기 제 J-1 패리티 비트에 응답하여 턴온/턴오프되는 제1 스위치; 및
    상기 제 J-1 패리티 비트의 반전 비트에 응답하여 턴온/턴오프되는 제2 스위치를 포함하는 것을 특징으로 하는 반도체 장치의 데이터 반전 회로.
  8. 제 5 항에 있어서, 상기 제1 비교기, 제 J 비반전 비교기 및 상기 제 J 반전 비교기는 각각
    상기 대응하는 비트별로 배타적 논리합하는 상기 I 개의 익스클루시브 오아 게이트들; 및
    상기 I 개의 익스클루시브 오아 게이트들의 출력 신호들 중에서 소정의 제1 로직 레벨을 가지는 신호들의 수가 상기 소정 비트수 이상인지를 판단하는 패리티비트 발생기를 포함하는 것을 특징으로 하는 반도체 장치의 데이터 반전 회로.
  9. 제 5 항에 있어서, 상기 연산기는
    상기 제1 데이터의 각 비트를 상기 제1 패리티 비트와 배타적 논리합하는 수단과, 상기 제2 데이터의 각 비트를 상기 제 J 패리티 비트와 배타적 논리합하는 수단을 포함하는 것을 특징으로 하는 반도체 장치의 데이터 반전 회로.
  10. 제 5 항에 있어서, 상기 데이터 반전 회로는
    상기 연산기의 출력 데이터를 래치하는 래치부를 더 구비하는 것을 특징으로 하는 반도체 장치의 데이터 반전 회로.
  11. 제 5 항에 있어서, 상기 N은
    4인 것을 특징으로 하는 반도체 장치의 데이터 반전 회로.
  12. 제 5 항에 있어서, 상기 I는
    8인 것을 특징으로 하는 반도체 장치의 데이터 반전 회로.
  13. 제 5 항에 있어서, 상기 소정 비트수는
    상기 I의 1/2인 것을 특징으로 하는 반도체 장치의 데이터 반전 회로.
  14. 제 5 항에 있어서, 상기 제1 내지 제J 패리티 비트는
    데이터 출력 핀 외의 별도의 핀을 통하여 반도체 장치의 외부로 출력되는 것을 특징으로 하는 반도체 장치의 데이터 반전 회로.
  15. 제 14 항에 있어서, 상기 별도의 핀은
    데이터 마스킹 핀인 것을 특징으로 하는 반도체 장치의 데이터 반전 회로.
  16. N(N은 2 이상의 자연수)비트 프리페치 스킴을 가지는 반도체 장치에서의 데이터 반전 방법에 있어서,
    (a) 프리페치된 N*I(I는 2이상의 자연수) 비트의 데이터 중 상기 I 개의 데이터 출력 패드를 통하여 첫 번째로 출력될 상기 I 비트의 제1 데이터와 상기 I 개의 데이터 출력 패드를 통하여 이전에 출력된 상기 I 비트의 데이터를 대응하는 비트별로 비교하여, 반전된 비트의 수가 소정 비트수 이상인 경우 제1 패리티 비트를 발생하는 단계;
    (b) 상기 프리페치된 N*I 비트의 데이터 중 상기 I 비트의 상기 제 J-1(J는 2이상 상기 N까지의 자연수) 데이터와 상기 I 비트의 제J 데이터를 대응하는 비트별로 비교하여, 반전된 비트의 수가 상기 소정 비트수 이상인 경우 비반전 패리티 비트를 발생하는 단계;
    (c) 상기 프리페치된 N*I 비트의 데이터 중 상기 제 J-1 데이터의 반전 데이터와 상기 제J 데이터를 대응하는 비트별로 비교하여, 반전된 비트의 수가 상기 소정 비트수 이상인 경우 반전 패리티 비트를 발생하는 단계;
    (d) 상기 제 J 비반전 비교기에서 출력되는 상기 비반전 패리티 비트와 상기 제 J 반전 비교기에서 출력되는 상기 반전 패리티 비트 중에서 어느 하나를 선택하여 제 J 패리티 비트를 발생하는 단계; 및
    (e) 상기 제1 및 상기 제 J 패리티 비트에 응답하여 상기 제1 및 제 J 데이터를 각각 반전 또는 비반전하는 단계를 구비하며,
    상기 제J 데이터는 상기 프리페치된 N*I(I는 2이상의 자연수) 비트의 데이터 중 상기 I 개의 데이터 출력 패드를 통하여 J 번째로 출력될 데이터인 것을 특징으로 하는 반도체 장치의 데이터 반전 방법.
  17. 제 16 항에 있어서, 상기 (a), (b) 및 (c) 단계는
    병렬로 이루어지는 것을 특징으로 하는 반도체 장치의 데이터 반전 방법.
  18. 제 16 항에 있어서, 상기 (d) 단계는
    상기 제 J-1 패리티 비트에 응답하여 상기 제 J 패리티 비트를 발생하는 것을 특징으로 하는 반도체 장치의 데이터 반전 방법.
  19. 제 16 항에 있어서, 상기 N은
    4인 것을 특징으로 하는 반도체 장치의 데이터 반전 방법.
  20. 제 16 항에 있어서, 상기 제1 내지 제J 패리티 비트는
    데이터 출력 핀 외의 별도의 핀을 통하여 반도체 장치의 외부로 출력되는 것을 특징으로 하는 반도체 장치의 데이터 반전 방법.
  21. 제 20 항에 있어서, 상기 별도의 핀은
    데이터 마스킹 핀인 것을 특징으로 하는 반도체 장치의 데이터 반전 방법.
KR10-2002-0060815A 2002-10-05 2002-10-05 멀티-비트 프리페치 반도체 장치의 데이터 반전 회로 및데이터 반전 방법 KR100459726B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR10-2002-0060815A KR100459726B1 (ko) 2002-10-05 2002-10-05 멀티-비트 프리페치 반도체 장치의 데이터 반전 회로 및데이터 반전 방법
US10/397,773 US6788106B2 (en) 2002-10-05 2003-03-26 Integrated circuit devices having data inversion circuits therein that reduce simultaneous switching noise and support interleaving of parallel data
DE60330215T DE60330215D1 (de) 2002-10-05 2003-09-19 Integrierte Schaltungsanordnungen mit Dateninversion zur Verringerung von Störsignalen bei gleichzeitigem Schalten und Verschachtelung von Paralleldaten
EP03255882A EP1406388B1 (en) 2002-10-05 2003-09-19 Integrated circuit devices having data inversion circuits therein that reduce simultaneous switching noise and support interleaving of parallel data
JP2003337766A JP4025276B2 (ja) 2002-10-05 2003-09-29 集積回路装置
CNB031390927A CN100341245C (zh) 2002-10-05 2003-09-30 具有数据反相电路的集成电路设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0060815A KR100459726B1 (ko) 2002-10-05 2002-10-05 멀티-비트 프리페치 반도체 장치의 데이터 반전 회로 및데이터 반전 방법

Publications (2)

Publication Number Publication Date
KR20040031390A true KR20040031390A (ko) 2004-04-13
KR100459726B1 KR100459726B1 (ko) 2004-12-03

Family

ID=32040982

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0060815A KR100459726B1 (ko) 2002-10-05 2002-10-05 멀티-비트 프리페치 반도체 장치의 데이터 반전 회로 및데이터 반전 방법

Country Status (6)

Country Link
US (1) US6788106B2 (ko)
EP (1) EP1406388B1 (ko)
JP (1) JP4025276B2 (ko)
KR (1) KR100459726B1 (ko)
CN (1) CN100341245C (ko)
DE (1) DE60330215D1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100800487B1 (ko) * 2006-12-21 2008-02-04 삼성전자주식회사 반도체 메모리 장치의 초기 동작 시 데이터 코딩 방법 및그 방법을 이용하는 반도체 메모리 장치
KR101106649B1 (ko) * 2008-12-09 2012-01-20 네오코리아(주) 자외선 발광 다이오드를 갖는 정수기
US9774328B2 (en) 2015-03-31 2017-09-26 SK Hynix Inc. Semiconductor devices

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7000155B2 (en) * 2003-04-21 2006-02-14 International Business Machines Corporation Redundancy register architecture for soft-error tolerance and methods of making the same
JP4345428B2 (ja) * 2003-10-10 2009-10-14 エルピーダメモリ株式会社 信号線駆動方法、回路、および半導体メモリ装置
JP4492928B2 (ja) * 2003-12-08 2010-06-30 ルネサスエレクトロニクス株式会社 データ伝送装置
KR100518604B1 (ko) * 2003-12-13 2005-10-04 삼성전자주식회사 데이터의 독출 간격에 따라 반전 처리 동작을 수행하는반도체 장치의 데이터 반전회로 및 데이터 반전방법
DE102004041729A1 (de) * 2004-08-28 2005-11-03 Infineon Technologies Ag Integrierter Baustein mit mehreren Ausgangsanschlüssen und Verfahren zum Ausgeben von Ausgangssignalen
DE102005013883B3 (de) * 2005-03-24 2006-06-08 Universität Potsdam Schaltung zum Vergleichen von zwei n-stelligen binären Datenwörtern
US7523238B2 (en) * 2005-06-30 2009-04-21 Teradyne, Inc. Device and method to reduce simultaneous switching noise
KR100780955B1 (ko) * 2006-08-14 2007-12-03 삼성전자주식회사 데이터 반전 방식을 사용하는 메모리 시스템
KR100845141B1 (ko) * 2007-01-17 2008-07-10 삼성전자주식회사 싱글 레이트 인터페이스 장치, 듀얼 레이트 인터페이스장치 및 듀얼 레이트 인터페이싱 방법
US7612583B2 (en) * 2007-06-01 2009-11-03 Novelics, Llc Efficient XOR calculation
KR20100053202A (ko) * 2008-11-12 2010-05-20 삼성전자주식회사 Ｒｄｂｉ 기능을 지원하는 반도체 메모리 장치 및 그 테스트 방법
TWI446715B (zh) * 2011-01-03 2014-07-21 Etron Technology Inc 具有雙輸入緩衝器切換功能的輸入緩衝系統及其方法
KR20120098326A (ko) * 2011-02-28 2012-09-05 에스케이하이닉스 주식회사 반도체 장치 및 데이터 처리방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4462102A (en) * 1981-11-13 1984-07-24 International Business Machines Corporation Method and apparatus for checking the parity of disassociated bit groups
JPS6148192A (ja) * 1984-08-11 1986-03-08 Fujitsu Ltd 半導体記憶装置
US4667337A (en) * 1985-08-28 1987-05-19 Westinghouse Electric Corp. Integrated circuit having outputs configured for reduced state changes
US5384788A (en) * 1992-10-26 1995-01-24 Dell Usa, L.P. Apparatus and method for optimal error correcting code to parity conversion
JPH06267283A (ja) * 1993-03-16 1994-09-22 Mitsubishi Electric Corp データ書き込み可能な読み出し専用メモリ及びそのデータ書き込み／読み出し方法
KR0154726B1 (ko) * 1995-09-19 1998-12-01 김광호 프리페치방식의 컬럼디코더 및 이를 구비한 반도체 메모리 장치
KR0172332B1 (ko) * 1995-09-27 1999-03-30 김광호 패러랠-인 시리얼-아웃 버퍼 및 그 제어신호 발생회로
JP3346999B2 (ja) * 1996-01-08 2002-11-18 株式会社東芝 入出力装置
US5890005A (en) * 1997-06-02 1999-03-30 Nokia Mobile Phones Limited Low power, low interconnect complexity microprocessor and memory interface
US6115321A (en) * 1997-06-17 2000-09-05 Texas Instruments Incorporated Synchronous dynamic random access memory with four-bit data prefetch
US6072329A (en) * 1997-12-23 2000-06-06 Texas Instruments Incorporated Method and system of minimizing simultaneous switching noise in an electronic device
JP3522116B2 (ja) * 1998-08-04 2004-04-26 富士通株式会社 複数ビットのデータプリフェッチ機能をもつメモリデバイス
US6233197B1 (en) * 2000-03-14 2001-05-15 Lsi Logic Corporation Multi-port semiconductor memory and compiler having capacitance compensation
KR100372247B1 (ko) * 2000-05-22 2003-02-17 삼성전자주식회사 프리페치 동작모드를 가지는 반도체 메모리 장치 및 메인데이터 라인수를 줄이기 위한 데이터 전송방법
GB2387943A (en) * 2000-11-07 2003-10-29 Intel Corp Method and apparatus for reducing simultaneous switching output noise using dynamic bus inversion
DE10203893B4 (de) * 2002-01-31 2004-01-15 Infineon Technologies Ag DDR-Speicher und Speicherverfahren

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100800487B1 (ko) * 2006-12-21 2008-02-04 삼성전자주식회사 반도체 메모리 장치의 초기 동작 시 데이터 코딩 방법 및그 방법을 이용하는 반도체 메모리 장치
KR101106649B1 (ko) * 2008-12-09 2012-01-20 네오코리아(주) 자외선 발광 다이오드를 갖는 정수기
US9774328B2 (en) 2015-03-31 2017-09-26 SK Hynix Inc. Semiconductor devices

Also Published As

Publication number Publication date
CN1497850A (zh) 2004-05-19
EP1406388B1 (en) 2009-11-25
JP2004129258A (ja) 2004-04-22
US6788106B2 (en) 2004-09-07
EP1406388A3 (en) 2006-12-20
DE60330215D1 (de) 2010-01-07
KR100459726B1 (ko) 2004-12-03
EP1406388A2 (en) 2004-04-07
JP4025276B2 (ja) 2007-12-19
US20040066213A1 (en) 2004-04-08
CN100341245C (zh) 2007-10-03

Similar Documents

Publication Publication Date Title
KR100459726B1 (ko) 멀티-비트 프리페치 반도체 장치의 데이터 반전 회로 및데이터 반전 방법
US8064269B2 (en) Apparatus and methods having majority bit detection
JP3313591B2 (ja) 半導体装置、半導体装置の検査方法及び半導体装置の検査装置
US6415374B1 (en) System and method for supporting sequential burst counts in double data rate (DDR) synchronous dynamic random access memories (SDRAM)
KR20000070402A (ko) Ｓｄｒａｍ 클럭 테스트 모드
KR20030006933A (ko) 반도체 기억 장치
JPH08263985A (ja) 半導体記憶装置
JPH09231743A (ja) 同期型半導体記憶装置および試験方法
KR100518604B1 (ko) 데이터의 독출 간격에 따라 반전 처리 동작을 수행하는반도체 장치의 데이터 반전회로 및 데이터 반전방법
KR100732241B1 (ko) 테스트 효율이 높은 반도체 메모리 장치, 반도체 메모리장치의 테스트 방법, 및 이를 구비한 테스트 시스템
US7554857B2 (en) Data output multiplexer
KR100269319B1 (ko) 동시칼럼선택라인활성화회로를구비하는반도체메모리장치및칼럼선택라인제어방법
US7154316B2 (en) Circuit for controlling pulse width
CN112712840A (zh) 读操作电路、半导体存储器和读操作方法
KR100459727B1 (ko) 이종의 신호를 하나의 핀을 통하여 내부 회로로 인가할 수있는 집적 회로 장치 및 방법
US20040062089A1 (en) Memory device
KR20050058914A (ko) 멀티-비트 프리페치 반도체 장치의 데이터 반전 회로 및데이터 반전 방법
KR100576505B1 (ko) Ｎ비트 프리페치 방식을 갖는 반도체 메모리 장치 및그것의 데이터 전송 방법
KR100621761B1 (ko) 멀티비트 테스트 모드 비교기를 가지는 반도체 메모리 장치
KR100412142B1 (ko) 패킷 전송 방식의 반도체 메모리 장치에서 스페셜 모드를구현하는 회로
KR100510458B1 (ko) 동기식 반도체 기억 장치를 위한 어드레스 래치장치 및 방법
US7814247B2 (en) Pre-fetch circuit of semiconductor memory apparatus and control method of the same
Chadwick et al. An ASIC-embedded content addressable memory with power-saving and design for test features
KR100596839B1 (ko) 카스 레이턴시를 확장시킨 싱크로너스 디램
US7075834B2 (en) Semiconductor integrated circuit device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121031

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20131031

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20141031

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20151030

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20181031

Year of fee payment: 15