CN100341245C - 具有数据反相电路的集成电路设备 - Google Patents

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CN100341245C CNB031390927A CN03139092A CN100341245C CN 100341245 C CN100341245 C CN 100341245C CN B031390927 A CNB031390927 A CN B031390927A CN 03139092 A CN03139092 A CN 03139092A CN 100341245 C CN100341245 C CN 100341245C
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Abstract

一种集成电路设备，包括数据反相电路，其被配置为估算至少与数据转换电路先前产生的输出数据有序组并行的第一和第二输入数据有序组。当第一输入数据有序组和输出数据有序组之间的位差数大于第一输入数据有序组数量一半，并且第二输入数据有序组和第一输入数据有序组的反相版本之间的位差数大于第二输入数据有序组数量一半的时候，数据反相电路还被配置为产生第一和第二输入数据有序组的反相版本。

Description

具有数据反相电路的集成电路设备
本申请要求2002年10月5日提交的韩国专利申请第2002-60815号的优先权，其公开文本包括在此作为参考。
技术领域
本发明涉及集成电路设备，尤其是涉及具有高数据带宽的集成电路设备。
背景技术
支持高数据带宽的集成电路设备有可能受到并发开关噪声(SimultaneousSwitching Noise，SSN)的损害，尤其是当以高频率转换多个输出管脚(pin)，或驱动并行信号线组(例如总线)时。传统的减少SSN的技术包括利用数字反相电路，操作该电路以限制在连续的数据输出周期切换数值的并行数据信号的数量。例如，图1说明了传统的数据反相电路100。该电路包括输入XOR电路110、数据比较器130、以及输出XOR电路120。输入XOR电路110接收多个当前输入信号FDO1-FDO8，以及从数据转换电路100的并行输出管脚反馈回来的多个先前的输出信号DO1-DO8。输入XOR电路110中的XOR逻辑门产生多个供给数据比较器130的输入端的信号。该数据比较器130被配置为只要在数据对(FDO1，DO1)、(FDO2，DO2)、(FDO3，DO3)、(FDO4，DO4)、(FDO5，DO5)、(FDO6，DO6)、(FDO7，DO7)和(FDO8，DO8)之间的位差(bit difference)数(Δ)大于或等于四(4)，产生具有逻辑值1的单个奇偶校验信号(S)。这样，如果DO1-DO8先前的值＝[00000000]，DO1-DO8的新值＝[11111110]，由于Δ＝7，于是奇偶校验信号S的值将为1。在这种情况下，新的输出信号DO1-DO8将是[00000001]，其意味着在新旧输出信号之间，仅有一个输出信号的管脚将切换数值。奇偶校验信号S也将作为数据反相电路100的输出，以便接收输出信号的电路或设备可以正确地解释他们的值。相反，如果DO1-DO8先前的值＝[00001111]，同时FDO1-FDO8的新值＝[00000001]，因为Δ＝3，于是奇偶校验信号S的值将为0。在这种情况下，输出XOR电路120将不执行数据转换操作，同时将产生值为[00000001]的新的输出信号DO1-DO8。
在由Takashima申请的美国专利第5931927中公开了另外一项用于在输出并行信号到数据总线的集成电路中减少SSN的传统技术。尤其是，′927专利的图3描述了一种输入/输出设备，此设备产生m位的数据信号和单位奇偶校验信号至总线。如果需要使得在输出循环产生的“1”信号值的数量近似等于“0”信号值的数量，将可能使m位信号的一半反相。尤其是，′927专利示出了电路A(左侧)和电路A(右侧)，每一电路接收m位数据。如果电路A(左侧)和电路A(右侧)都收到逻辑信号1，那么来自两个电路的奇偶校验输出等于“1”，其反映了出现的“1”比“0”多这样一个事实。当这种情况发生时，由专用的XNOR门产生的数据反相标记，将被设置为逻辑值1。当数据反相标记设置为逻辑值1时，电路A(右侧)的输出将被这个数据反相电路反相。因此，输出缓冲(左侧)将会接收从电路A(左侧)中输出的所有“1”，同时输出缓冲(右侧)将会接收来自数据反相电路的所有“0”。单位输出缓冲器也会产生标记信号(F1)，使得一旦数据传到总线，就可以正确地解释来自电路A(右侧)的反相数据。
因此，在′927专利的图3中，如果在第一循环中，提供给电路A(左侧)和电路A(右侧)的m位数据信号为：11111000和00000111，且在第二循环中提供的m位数据信号为：00000111和11111000，那么将不会设置数据反相标记，同时在接下来的循环中提供给总线的m位数据为：
Figure C0313909200081
因此，采用′927专利图3的电路，在第一循环产生的“1”的数量和“0”的数量相同(各8个)在第二循环产生的“1”的数量和“0”的数量也相同(各8个)。然而，从第一循环到第二循环位差(Δ)数等于最大值“16”(也就是，Δ＝16)，其意味着当从第一循环传送到第二循环时，到总线的所有输出信号线将被由高到低或是由低到高切换。即使在第一和第二循环所有“1”的数量和“0”的数量维持在一个相等的电平上，高电平转换(high level of switching)也会导致不可接受的并发开关噪声。
因此，尽管这些传统技术可用于减少并发开关噪声，但是仍然需要能够处理对SSN具有高度免疫性的高数据带宽的数据转换电路。
发明内容
根据本发明实施例的集成电路设备，在执行高速数据带宽转换操作时减少了并发开关噪声(Simultaneous Switching Noise，SSN)。这些设备能够把原先以并行格式中产生和处理的数据以串行格式交织至数据管脚上。可以在存储设备中产生并行格式数据，所述存储设备诸如带有4位预取的双数据速率(DDR)存储设备，或是其它可以配置为可驱动多个带有并行数据流的信号线的设备，包括总线驱动电路。
在本发明的一些实施例中，提供了一种数据反相电路来并行处理新的数据，同时也估算与先前产生的输出信号相关的新数据，其可作为到数据反相电路的输入被反馈。尤其是，数据反相电路被配置为在第一和第二数据有序组(ordered group)相应的位之间执行位对位的比较，估算在输入端并行接收的第一和第二数据有序组之间的位差。反相电路还被配置为当第一数据有序组和第二数据有序组版本之间的位差数大于第二数据有序组位数一半时，在其输出端并行产生第一数据有序组的版本和第二数据有序组的反相版本。第一数据有序组的版本可以是数据的未反相版本或反相版本。
为了减少与数据反相电路相关的定时关键路径(timing critical path)的延迟，在本发明的一些实施例中提供了多个实质上并行的定时路径。尤其是，数据反相电路可以被配置为包括第一XOR电路，此电路被配置为接收在数据反相电路输入端并行接收的第一和第二数据有序组。同样还提供第二XOR电路。该第二XOR电路被配置为接收第一数据有序组和第二数据有序组的反相版本。该第一数据有序组的反相版本可由反相电路产生。
该电路反相电路同样可以包括第一比较器，其被配置为产生未反相奇偶校验信号(NPi)以响应由第一XOR电路产生的信号；同时包括第二比较器，其被配置为产生反相奇偶校验信号(IPi)以响应由第二XOR电路产生的信号。也可以提供选择电路。该选择电路被配置为产生第二奇偶校验信号(S2)来响应第一奇偶校验信号(S1)和未反相和反相奇偶校验信号(NPi和IPi)。该选择电路被优选配置为使得当第一奇偶校验信号为假(即S1＝0)时，选择未反相奇偶校验信号作为第二奇偶校验信号，而当第一奇偶校验信号为真(即S1＝1)时，选择反相奇偶校验信号(IPi)作为第二奇偶校验信号。
根据本发明另一个实施例的集成电路设备包括数据反相电路，其被配置为估算至少与先前输出数据有序组并行的第一和第二当前输入数据有序组。尤其是，数据反相电路包括主要组合逻辑，其可以被配置为分别输出第一和第二当前输入数据有序组的反相或是未反相版本，作为第一和第二当前输入数据有序组。该主要组合逻辑被配置为使得先前输出数据有序组和第一当前输出数据有序组之间的位反相数量(Δ)保持为少于或是等于第一当前输出数据有序组的一半尺寸。这个逻辑也可以被配置为使得第一当前输出数据有序组和第二当前输出数据有序组之间的位反相数量保持为少于或等于第二当前输出数据有序组的一半尺寸。在这种方式下，经历从一个循环到下一个循环的信号线或管脚的数量被保持相当较小来抑制并发开关噪声。
附图说明
图1是根据现有技术的数据反相电路的电路原理图。
图2是根据本发明一个实施例的集成电路设备的电路原理图。
图3是可用在图2设备中的数据反相电路的方框图。
图4是形成图3数据反相电路中的第一定时路径的元件的电路原理图
图5是形成图3数据反相电路中的第二和第三定时路径的元件的电路原理图
图6是可在图3数据反相电路中使用的数据比较器的电路原理图。
图7是可在图2设备中使用的可选数据反相电路。
具体实施方式
在这里将参考附图对本发明进行详细描述，其中，在附图中展示了本发明的优选实施例。然而，本发明可以通过多种不同形式来具体实现，而不应理解为限制于在此提出的实施例；相反的，提供这些实施例是为了使该公开清楚和完整，并充分地将本发明的范围传达给本领域的技术人员。相同的附图标记自始至终表示相同的元件，信号线路及其上的信号将由相同的附图标记来指示。信号也可以被同步和/或经过较少的布尔运算(例如反相)而不被认为是不同的信号。例如信号名称的后缀B(或前缀/)表示互补数据或信息信号，或有效低控制信号。
参考图2，根据本发明实施例的集成电路设备200包括存储单元阵列210、数据反相电路300、奇偶校验位缓冲器230和输出数据缓冲器220。根据本实施例的一个方面，集成电路设备200是一个双数据速率(DDR)存储设备，同时且存储单元阵列210被配置成支持4位预取操作以响应读取指令。具体地说，该存储单元阵列210可以有足够的容量和总线宽度来支持产生32位并行数据的读取操作。这32位可以被表示成FDOi_1至FDOi_4(i＝1至8)。如将在下文中进行详细的表1所述，这32位数据可以从与具有周期T的时钟信号的前沿上升边(比如，上升沿)同步的存储单元阵列210读取，其中2T表示从存储单元阵列210读取并行数据的连续操作之间的时间间隔。
数据反相电路300被配置为并行产生输出信号DOi_1至DOi_4(i＝1至8)和奇偶校验位信号Sj(j＝1至4)。如图所示，数据输出信号DOi_4被反馈回来作为数据反相电路300的输入。因此，在描述的实施例当中，数据反相电路300被配置为产生32个数据输出信号[DO1_1:DO8_1]、[DO1_2:DO8_2]、[DO1_3:DO8_3]和[DO1_4:DO8_4]来响应32个数据输入信号[FDO1_1:FDO8_1]、[FDO1_2:FDO8_2]、[FDO1_3:FDO8_3]和[FDO1_4:FDO8_4]以及作为反馈提供的八(8)数据输出信号[DO1_4:DO8_4]。同时提供数据输出缓冲器220和奇偶校验位缓冲器230。数据输出缓冲器220被配置为并行地接收数据输出信号DOi_1至DOi_4(i＝1至8)。如下文中参照表2所详细图解和描述的那样，数据输出缓冲器220被配置为对四组数据输出信号中的每一组进行交织，并将交织后的信号供给多个数据输出管脚DQ1-DQ8。奇偶校验位缓冲器230被配置为并行地接收奇偶校验位信息Sj(j＝1至4)，和将这些信号以串行格式交织到输出奇偶校验信号线(表示为PARITYBIT)。等于“1”的奇偶校验位信号表示在输出管脚DQ1-DQ8上的相应数据已经被反相。而等于“0”的奇偶校验位信号则表示在输出管脚DQ1-DQ8上的相应数据没有被反相。
这里将参考表1，对根据本发明一些实施例的数据反相电路300的操作进行描述。尤其是，表1描述了标示为0-、0+、2T+、4T+、6T+的五个时间点上数据反相电路300的操作，其中“T”表示时钟信号(未示出)的周期，0-和0+分别表示正好在时钟信号初始前沿之前和之后的时间。时间点2T+、4T+、6T+表示正好在时钟信号的相应前沿之后的相应时间点，它们被等于两个时钟信号周期的时间间隔分隔开。表1中被突出显示的条目(即斜体表示)表示已经经过数据反相的数据串。
数据反相电路300在四组有序数据组之间执行数据比较操作，如果需要的话，当两个连续数据组之间的位差(bit difference)数大于组内数据位数量的一半时执行数据反相操作。可以通过分析表1的条目更详细地了解这些操作。
  TIME＝0-     TIME＝0+(S1-S4＝0，1，0，1)     TIME＝2T+(S1-S4＝1，1，0，0)     TIME＝4T+(S1-S4＝1，1，0，0)     TIME＝6T+(S1-S4＝1，0，1，0)
  -   FDO1_1＝1   DO1_1＝1   FDO1_1＝1   DO1_1＝0   FDO1_1＝1   DO1_1＝0   FDO1_1＝0   DO1_1＝1
  -   FDO2_1＝1   DO2_1＝1   FDO2_1＝1   DO2_1＝0   FDO2_1＝1   DO2_1＝0   FDO2_1＝0   DO2_1＝1
  -   FDO3_1＝1   DO3_1＝1   FDO3_1＝0   DO3_1＝1   FDO3_1＝0   DO3_1＝1   FDO3_1＝1   DO3_1＝0
  -   FDO4_1＝1   DO4_1＝1   FDO4_1＝0   DO4_1＝1   FDO4_1＝0   DO4_1＝1   FDO4_1＝1   DO4_1＝0
  -   FDO5_1＝0   DO5_1＝0   FDO5_1＝1   DO5_1＝0   FDO5_1＝0   DO5_1＝1   FDO5_1＝0   DO5_1＝1
  -   FDO6_1＝1   DO6_1＝1   FDO6_1＝1   DO6_1＝0   FDO6_1＝0   DO6_1＝1   FDO6_1＝0   DO6_1＝1
  -   FDO7_1＝0   DO7_1＝0   FDO7_1＝0   DO7_1＝1   FDO7_1＝1   DO7_1＝0   FDO7_1＝1   DO7_1＝0
  -   FDO8_1＝0   DO8_1＝0   FDO8_1＝1   DO8_1＝0   FDO8_1＝1   DO8_1＝0   FDO8_1＝0   DO8_1＝1
  -   FDO1_2＝1   DO1_2＝0   FDO1_2＝1   DO1_2＝0   FDO1_2＝1   DO1_2＝0   FDO1_2＝1   DO1_2＝1
  -   FDO2_2＝1   DO2_2＝0   FDO2_2＝1   DO2_2＝0   FDO2_2＝1   DO2_2＝0   FDO2_2＝1   DO2_2＝1
  -   FDO3_2＝0   DO3_2＝1   FDO3_2＝1   DO3_2＝0   FDO3_2＝0   DO3_2＝1   FDO3_2＝0   DO3_2＝0
  -   FDO4_2＝1   DO4_2＝0   FDO4_2＝1   DO4_2＝0   FDO4_2＝1   DO4_2＝0   FDO4_2＝0   DO4_2＝0
  -   FDO5_2＝1   DO5_2＝0   FDO5_2＝0   DO5_2＝0   FDO5_2＝0   DO5_2＝1   FDO5_2＝1   DO5_2＝1
  -   FDO6_2＝0   DO6_2＝1   FDO6_2＝0   DO6_2＝1   FDO6_2＝1   DO6_2＝0   FDO6_2＝1   DO6_2＝1
  -   FDO7_2＝1   DO7_2＝0   FDO7_2＝0   DO7_2＝1   FDO7_2＝0   DO7_2＝1   FDO7_2＝1   DO7_2＝1
  -   FDO8_2＝0   DO8_2＝1   FDO8_2＝0   DO8_2＝1   FDO8_2＝1   DO8_2＝0   FDO8_2＝1   DO8_2＝1
  -   FDO1_3＝0   DO1_3＝0   FDO1_3＝0   DO1_3＝0   FDO1_3＝1   DO1_3＝1   FDO1_3＝0   DO1_3＝1
  -   FDO2_3＝0   DO2_3＝0   FDO2_3＝1   DO2_3＝1   FDO2_3＝0   DO2_3＝0   FDO2_3＝1   DO2_3＝0
  -   FDO3_3＝0   DO3_3＝0   FDO3_3＝1   DO3_3＝1   FDO3_3＝0   DO3_3＝0   FDO3_3＝1   DO3_3＝0
  -   FDO4_3＝0   DO4_3＝0   FDO4_3＝0   DO4_3＝0   FDO4_3＝0   DO4_3＝0   FDO4_3＝0   DO4_3＝1
  -   FDO5_3＝0   DO5_3＝0   FDO5_3＝0   DO5_3＝0   FDO5_3＝1   DO5_3＝1   FDO5_3＝0   DO5_3＝1
  -   FDO6_3＝1   DO6_3＝1   FDO6_3＝1   DO6_3＝1   FDO6_3＝0   DO6_3＝0   FDO6_3＝1   DO6_3＝0
  -   FDO7_3＝1   DO7_3＝1   FDO7_3＝0   DO7_3＝0   FDO7_3＝1   DO7_3＝1   FDO7_3＝1   DO7_3＝0
  -   FDO8_3＝0   DO8_3＝0   FDO8_3＝1   DO8_3＝1   FDO8_3＝1   DO8_3＝1   FDO8_3＝0   DO8_3＝1
  DO1_4＝1   FDO1_4＝1   DO1_4＝0   FDO1_4＝0   DO1_4＝0   FDO1_4＝0   DO1_4＝0   FDO1_4＝1   DO1_4＝1
  DO2_4＝0   FDO2_4＝1   DO2_4＝0   FDO2_4＝0   DO2_4＝0   FDO2_4＝0   DO2_4＝0   FDO2_4＝0   DO2_4＝0
  DO3_4＝1   FDO3_4＝1   DO3_4＝0   FDO3_4＝1   DO3_4＝1   FDO3_4＝0   DO3_4＝0   FDO3_4＝0   DO3_4＝0
  DO4_4＝1   FDO4_4＝0   DO4_4＝1   FDO4_4＝0   DO4_4＝0   FDO4_4＝0   DO4_4＝0   FDO4_4＝1   DO4_4＝1
  DO5_4＝1   FDO5_4＝1   DO5_4＝0   FDO5_4＝1   DO5_4＝1   FDO5_4＝1   DO5_4＝1   FDO5_4＝1   DO5_4＝1
  DO6_4＝1   FDO6_4＝1   DO6_4＝0   FDO6_4＝1   DO6_4＝1   FDO6_4＝0   DO6_4＝0   FDO6_4＝0   DO6_4＝0
  DO7_4＝0   FDO7_4＝0   DO7_4＝1   FDO7_4＝0   DO7_4＝0   FDO7_4＝0   DO7_4＝0   FDO7_4＝0   DO7_4＝0
  DO8_4＝0   FDO8_4＝0   DO8_4＝1   FDO8_4＝0   DO8_4＝0   FDO8_4＝1   DO8_4＝1   FDO8_4＝1   DO8_4＝1
                                       表1
作为第一例子，表1说明在时间0-，与组4相关的8位输出数据(即DO1_4到DO8_4)等于[10111100]，并且在时间0+，与组1相关的8位输入数据(即FDO1_1到FDO8_1)等于[11110100]。这两个8位数据串之间的数据比较操作展示了“小于4”(＜4)的位差(Δ)：
DO1_4至DO8_4  FDO1_1至FDO8_1         Δ
     1              1                NO
     0              1                Yes
     1              1                No
     1              1                No
     1              0                Yes
     1              1                No
     0              0                No
     0              0                No
这样，在Δ＝2的第一例子中，在数据比较中仅检测出两(2)个位差，这意味着与组1相关的输出数据(即DO1_1到DO8_1)将不会被反相(即在时间0+，[FDO1_1:FDO8_1]等于[DO1_1:DO8_1]并且第一奇偶校验信号S1＝0)。
作为第二例子，表1说明在时间0+，与组1相关的8位输出数据(即DO1_1到DO8_1)等于[11110100]，并且在时间0+，与组2相关的8位输入数据(即FDO1_2到FDO8_2)等于[11011010]。这两个8位数据串之间的数据比较操作展示了“不小于4”(即≥4)的位差(Δ)：
DO1_1至DO8_1    FDO1_2至FDO8_2       Δ
     1                1              No
     1                1              No
     1                0              Yes
     1                1              No
     0                1              Yes
     1                0              Yes
     0                1              Yes
     0                0              No
这样，在Δ＝4的第二例子中，在数据比较中检测出四(4)个位差，这意味着在时间0+，与组2相关的输出数据(即DO1_1到DO8_1)将会被反相(即在时间0+，[DO1_2:DO8_2]相对于[FDO1_2:FDO8_2]被反相，并且第二奇偶校验信号S2＝1)。
作为第三例子，表1说明在时间0+，与组2相关的8位输出数据(即DO1_2到DO8_2)等于[00100101]，并且在时间0+，与组3相关的输入数据的8位(即，FDO1_3到FDO8_3)等于[00000110]。这两个8位数据串之间的数据比较操作展示了“小于4”(＜4)的位差(Δ)：
DO1_2至DO8_2      FDO1_3至FDO8_3          Δ
     0                  0                 No
     0                  0                 No
     1                  0                 Yes
     0                  0                 No
     0                  0                 No
     1                  1                 No
     0                  1                 Yes
     1                  0                 Yes
这样，在Δ＝3的第三例子中，在数据比较中仅检测出三(3)个位差，这意味与组3相关的输出数据(即DO1_3到DO8_3)将不会被反相(即在时间0+，[FDO1_3:FDO8_3]等于[DO1_3:DO8_3]，并且第三奇偶校验信号S3＝0)。
作为第四例子，表1说明在时间0+，与组3相关的8位输出数据(即DO1_3到DO8_3)等于[00000110]，并且在时间0+，与组4相关的8位输入数据(即FDO1_4到FDO8_4)等于[11101100]。这两个8位数据串之间的数据比较操作展示了“不小于4”(即≥4)的位差(Δ)：
DO1_3至DO8_3      FDO1_4至FDO8_4      Δ
     0                  1             Tes
     0                  1             Yes
     0                  1             Yes
     0                  0             No
     0                  1             Yes
     1                  1             No
     1                  0             Yes
     0                  0             No
这样，在Δ＝5的第四例子中，在数据比较中检测出五(5)个位差，这意味着与组4相关的输出数据(即DO1_4 to DO8_4)将被反相，(即在时间0+，[DO1_4:DO8_4]相对于[FDO1_4:FDO8_4]被反相，并且第四奇偶校验信号S4＝1)。
作为第五例子，表1说明在时间4T+，与组1相关的8位输出数据(即DO1_1到DO8_1)等于[00111100]，并且在时间0+，与组2相关的8位输入数据(即FDO1_2到FDO8_2)等于[11010101]。这两个8位数据串之间的数据比较操作展示了“不小于4”(即≥4)的位差(Δ)：
DO1_1至DO8_1      FDO1_2至FDO8_2      Δ
     0                  1             Yes
     0                  1             Yes
     1                  0             Yes
     1                  1             No
     1                  0             Yes
     1                  1             No
     0                  0             No
     0                  1             Yes
这样，在Δ＝5的第五例子中，在数据比较中检测出五(5)个位差，这意味着与组2相关的输出数据(即DO1_2 to DO8_2)将被反相(即在时间4T+，[DO1_2:DO8_2]相对于[FDO1_2:FDO8_2]反相，并且第二奇偶校验信号S2＝1)。
作为第六和最后一个例子，表1说明在时间6T+，与组3相关的8位输出数据(即DO1_3到DO8_3)等于[10011001]，并且在时间6T+，与组4相关的8位输入数据(即FDO1_4到FDO8_4)等于[10011001]。这两个8位数据串之间的数据比较操作展示了“小于4”(＜4)的位差(Δ)：
DO1_3至DO8_3     FDO1_4至FDO8_4     Δ
     1                 1             No
     0                 0             No
     0                 0             No
     1                 1             No
     1                 1             No
     0                 0             No
     0                 0             No
     1                 1             No
这样，在Δ＝0的第六例子中，在数据比较中没有检测出位差，这意味着与组4相关的输出数据(即DO1_4 to DO8_4)将不被反相(即在时间6T+，[FDO1_4:FDO8_4]等于[DO1_4:DO8_4]，并且第四奇偶校验信号S4＝0)。
可以在时钟信号的连续上升沿和下降沿上从输出缓冲器220中读出表1所示的、在时间点0+和2T+的8组反相和未反相输出数据，该时钟信号由等于T的时间间隔隔开。尤其是，表2说明并行输出数据的有序组(ordered group)((DO1_1:DO8_1)、(DO1_2:DO8_2)、(DO1_3:DO8_3)和(DO1_4:DO8_4))是如何被交织至多个输出管脚DQ1-DQ8之上的。这样，在时间点t＝0、0.5T、1T和1.5T，DQ1-DQ8的每一输出管脚接收4位串行数据，这些数据最初是从存储单元阵列210并行读取的。例如，第一输出管脚DQ1产生下列重复的数据位串行序列：(DO1_1、DO1_2、DO1_3、DO1_4、DO1_1、...、DO1 4、...)。和表1一样，表2中被突出显示(斜体)的条目表示为了减少集成电路设备200中的并发开关噪声(SSN)而被反相的数据。与反相的条目相关的奇偶校验位(Sj)表示为具有逻辑值1。因此，如表2所示，在任何点上输出管脚DQ1-DQ8上的八(8)位数据的转换不会导致多于4个管脚从高到低或从低到高切换。
  PINS  T＝0+  t＝0.5T+   t＝1T+   t＝1.5T+   T＝2T+   1＝2.5T+     T＝3T+   t＝3.5T+
  奇偶校验(Sj)  S1＝0  S2＝1   S3＝0   S4＝1   S1＝1   S2＝1     S3＝0   S4＝0
  DQ1  DO1_1＝1  DO1_2＝0   DO1_3＝0   DO1_4＝0   DO1_1＝0   DO1_2＝0     DO1_3＝0   DO1_4＝0
  DQ2  DO2_1＝1  DO2_2＝0   DO2_3＝0   DO2_4＝0   DO2_1＝0   DO2_2＝0     DO2_3＝1   DO2_4＝0
  DQ3  DO3_1＝1  DO3_2＝1   DO3_3＝0   DO3_4＝0   DO3_1＝1   DO3_2＝0     DO3_3＝1   DO3_4＝1
  DQ4  DO4_1＝1  DO4_2＝0   DO4_3＝0   DO4_4＝1   DO4_1＝1   DO4_2＝0     DO4_3＝0   DO4_4＝0
  DQ5  DO5_1＝0  DO5_2＝0   DO5_3＝0   DO5_4＝0   DO5_1＝0   DO5_2＝0     DO5_3＝0   DO5_4＝1
  DQ6  DO6_1＝1  DO6_2＝1   DO6_3＝1   DO6_4＝0   DO6_1＝0   DO6_2＝1     DO6_3＝1   DO6_4＝1
  DQ7  DO7_1＝0  DO7_2＝0   DO7_3＝1   DO7_4＝1   DO7_1＝1   DO7_2＝1     DO7_3＝0   DO7_4＝0
  DQ8  DO8_1＝0  DO8_2＝1   DO8_3＝0   DO8_4＝1   DO8_1＝0   DO8_2＝1     DO8_3＝1   DO8_4＝0
                                       表2
现参照图7，根据本发明的一个实施例的数据反相电路300′包括主要的组合逻辑。如图所示，数据反相电路300′包括多个XOR逻辑电路701-704和321-324。XOR逻辑电路701可类似于图1的XOR逻辑电路110。尤其是，XOR逻辑电路701可包括八(8)个2输入XOR逻辑门，所述逻辑门被配置为接收第一输入信号有序组FDOi-1和第四输出信号有序组DOi_4，其中i＝1to8。这些信号在每个XOR门逻辑中按照下列顺序配对：{(DO1_4，FDO1_1)，(DO2_4，FDO2_1)，(DO3_4，FDO3_1)，(DO4_4，FDO4_1)，(DO5_4，FDO5_1)，(DO6_4，FDO6_1)，(DO7_4，FDO7_1)和(DO8_4，FDO8_1)}。XOR逻辑电路701产生可作为输入提供给比较器711的多位输出(表示为8位)。比较器711可在构造上等同于图1的比较器130。尤其是，比较器711可配置为当FDOi_1和DOi_4之间的位差数(Δ)大于(或等于)四(4)(即不小于4)时产生具有逻辑值1的单个奇偶校验信号(显示为S1)，并且当位差数小于4时具有逻辑值0。另外，通过设计比较器711可以获得相同的并发开关噪声，以便当FDOi_1和DOi_4之间的位差数大于四(4)(即Δ＞4)时单个奇偶校验信号S1具有逻辑值1，而当位差数不大于4(即Δ≤4)时具有逻辑值0。
XOR逻辑电路321被配置为接收第一奇偶校验信号S1和第一输入信号有序组FDOi_1。XOR逻辑电路321可在构造上等同于图1的XOR逻辑电路120。当第一奇偶校验信号S1设置为逻辑值1时，第一输出信号有序组DOi_1将等于/(FDOi_1)，其中″/″表示数据反相操作。另外，当第一奇偶校验信号S1设置为逻辑值0时，则DOi_1＝FDOi_1，其作为反馈信号操作。这些操作也可通过表1和上述例子说明。
XOR逻辑电路702也可包括八(8)个2输入XOR逻辑门，其被配置为接收第二输入信号有序组FDOi_2和第一输出信号有序组DOi_1。这些信号在8个XOR逻辑门的每一个中按照下列顺序配对：{(DO1_1，FDO1_2)，(DO2_1，FDO2_2)，(DO3_1，FDO3_2)，(DO4_1，FDO4_2)，(DO5_1，FDO5_2)，(DO6_1，FDO6_2)，(DO7_1，FDO7_2)和(DO8_1，FDO8_2)。XOR逻辑电路702产生可作为输入提供给比较器712的多位输出(表示为8-位)。比较器712可在构造上等同于比较器711。尤其是，比较器712可被配置为当FDOi_2和DOi_1之间的位差数(Δ)大于(或等于)四(4)(即不小于4)时产生具有逻辑值1的单个奇偶校验信号(表示为S1)，并当位差数小于4时为逻辑值0。XOR逻辑电路322可被配置为接收第二奇偶校验信号S2和第二输入信号有序组FDOi_2。XOR逻辑电路322可在构造上等同于XOR逻辑电路321。当第二奇偶校验信号S2设置为逻辑值1时，则第二输出信号有序组DOi_2等于/(FDOi_2)。另外，当第二奇偶校验信号S2设置为逻辑值0时，则DOi_2＝FDOi_2，而不进行反相。
图7中的XOR逻辑电路703也可包括八(8)个2输入XOR逻辑门，其被配置为接收第三输入信号有序组FDOi_3和第二输出信号有序组DOi_2，其作为反馈信号操作。这些信号在8个XOR逻辑门的每一个中按照下列顺序配对：{(DO1_2，FDO1_3)，(DO2_2，FDO2_3)，(DO3_2，FDO3_3)，(DO4_2，FDO4_3)，(DO5_2，FDO5_3)，(DO6_2，FDO6_3)，(DO7_2，FDO7_3)和(DO8_2，FDO8_3)。XOR逻辑电路703产生可作为输入提供给比较器713的多位输出(表示为8位)。比较器713可在构造上等同于比较器712。尤其是，当FDOi_3和DOi_2之间的位差数(Δ)大于(或等于)四(4)(即不小于4)时，比较器713可被配置为产生具有逻辑值1的单个奇偶校验信号(表示为S3)，而当位差数小于4时产生逻辑值0。XOR逻辑电路323被配置为接收第三奇偶校验信号S3和第三输入信号有序组FDOi_3。XOR逻辑电路323可在构造上等同于XOR逻辑电路322。当第三奇偶校验信号S3设置为逻辑值1时，则第三输出信号有序组DOi_3将等于/(FDOi_3)。另外，当第三奇偶校验信号S3设置为逻辑值0时，则DOi_3＝FDOi_3，而不进行反相。
最后，图7中的XOR逻辑电路704也可包括八(8)个2输入XOR逻辑门，其被配置为接收第四输入信号有序组FDOi_4和第三输出信号有序组DOi_3。这些信号在8个XOR逻辑门的每一个中按照下列顺序配对：{(DO1_3，FDO1_4)，(DO2_3，FDO2_4)，(DO3_3，FDO3_4)，(DO4_3，FDO4_4)，(DO5_3，FDO5_4)，(DO6_3，FDO6_4)，(DO7_3，FDO7_4)和(DO8_3，FDO8_4)。XOR逻辑电路704产生可作为输入提供给比较器714的多位输出(表示为8位)。比较器714可在构造上等同于比较器713。尤其是，比较器714可配置为当FDOi_4和DOi_3之间的位差数(Δ)大于(或等于)四(4)(即不小于4)时产生具有逻辑值1的单个奇偶校验信号(表示为S4)，并当位差数小于4时产生逻辑值0。XOR逻辑电路324被配置为接收第四奇偶校验信号S4和第四输入信号有序组FDOi_4。XOR逻辑电路324可在构造上等同于XOR逻辑电路323。当第四奇偶校验信号S4设置为逻辑值1时，则第四输出信号有序组DOi_4等于/(FDOi_4)。另外，当第四奇偶校验信号S4设置为逻辑值0时，则DOi_4＝FDOi_4。
图7的数据反相电路300′的定时性能可受到定时关键途径(timing criticalpath)通过所有4个XOR逻辑电路701-704这一事实的限制。因此，在输出信号DOi_4变为有效之前，将需要4个逻辑元件的串行遍历(serial traversal)(701，711和321)、(702，712和322)、(703，713和323)和(704，714和324)。
为了解决定时性能限制问题，这在高频设备应用中会很重要，提供图3的数据反相电路300作为优选实施例。尤其是，图3的数据反相电路300包括当产生输出信号DOi_1到DOi_4时本质上并行操作的七(7)个定时路径。第一定时路径包括XOR逻辑电路301、比较器311和XOR逻辑电路321的串行组合。将由图4对这三个电路的详细电路原理图进行全面的图解。第二定时路径包括XOR逻辑电路302、比较器312、选择器电路341和XOR逻辑电路322的组合。第三定时路径包括反相电路351、XOR逻辑电路303、比较器313、选择器电路341和XOR逻辑电路322的组合。将由图5对第二和第三定时路径的详细电路原理图进行全面的图解。第四定时路径包括XOR逻辑电路304、比较器314、选择器电路342和XOR逻辑电路323的组合。第五定时路径包括反相电路352、XOR逻辑电路305、比较器315、选择器电路342和XOR逻辑电路323的组合。第六定时路径包括XOR逻辑电路306、比较器316、选择器电路343和XOR逻辑电路324的组合。第七定时路径包括反相电路353、XOR逻辑电路307、比较器317、选择器电路343和XOR逻辑电路324的组合。现在对这些定时路径的操作进行更为详细地描述。
在图4中进行详细说明的第一定时路径，与由图7中说明的XOR电路701、比较器711和XOR电路321说明的定时路径类似。尤其是，图3的第一定时路径包括XOR电路301、比较器311和XOR电路321。图3中的比较器311-317和图7中的比较器711-714在图6详细说明。尤其是，图6中的比较器包括比较电路610、参考电路620、微分放大器630和用于响应由微分放大器630产生的输出信号VOUT而产生奇偶校验位信号(S1-S4)的缓冲器640。参考电路620包括多个正常导通的(normally-on)NMOS下拉(pull-down)晶体管621(具有宽度WN′或WN)，并且比较电路610包括多个NMOS下拉晶体管(具有宽度WN)，所述NMOS下拉晶体管响应由XOR电路302、304或306产生的XOR信号(XO1-XO8)或者由XOR电路303、305和307产生的“反相的”XOR信号(IXO1-IXO8)。参考电路620产生参考电压VREF，并包括相对弱的正常导通的PMOS上拉(pull-up)晶体管(具有宽度WP)。比较电路610产生比较电压VCOM，并包括相对弱的正常导通的PMOS上拉晶体管(具有宽度WP)。比较电路610被配置以便只要两个8位操作数(例如FDOi_1和DOi_4)之间的位差数大于或等于4(即具有逻辑值1的XOR信号XO1-X08的数量(或IXO1-IXO8)大于或等于4)，比较电压VCOM被下拉至参考电压VREF之下(并且输出信号VOUT从低到高切换)。比较器的这些特征在2002年10月31日申请的序列号为2002-67002的韩国申请中进行了更为全面的描述，其申请本包含在本文中作为参考。前面提到的美国专利第5,931,927号也公开了比较器电路(参见，例如图6-8)。
现在参照图4，第一定时路径被说明为包括XOR电路301、比较器311(参见图6)和XOR电路321。XOR电路301配置为接收第一输入信号有序组FDOi_1和由图3的数据反相电路300的输出端反馈回来的第四输出信号有序组DOi_4。如果在接收到的输入和输出信号(FDOi_1和DOi_4)相应对之间出现位差，XOR电路301产生设置为逻辑值1的XOR信号XO1-XO8。如上参照图6所述，如果XOR信号XO1-XO8之中的4个(或更多)设置为逻辑值1，比较器311产生具有逻辑值1的第一奇偶校验信号S1，而如果XOR信号中三个(或更少)设置为逻辑值1，则产生具有逻辑值0的第一奇偶校验信号。第一奇偶校验信号S1作为输入提供给XOR电路321。如果S1＝0(即S1为假)，则XOR电路321的第一输出信号有序组DO1_1到DO8_1将与第一输入信号有序组FDO1_1到FDO8_1的值匹配，且不进行数据反相。另外，如果S1＝1(即S1为真)，则XOR电路321的第一输出信号有序组DO1_1到DO8_1将相对于第一输入信号有序组FDO1_1到FDO8_1进行反相。
作为数据反相电路300输出的第一奇偶校验信号S1同时也作为提供给与第二和第三定时路径相关的选择器电路341的输入。如提供了第二和第三定时路径细节的图5所述，选择器电路341被图解为包括两个NMOS传输(pass)晶体管(表示为SW1和SW2)和反相器11。当第一奇偶校验信号S1设置为逻辑值1(即为真)时，则第一NMOS晶体管SW1将选择比较器313的输出IP1(“反相的奇偶校验”)作为第二奇偶校验信号S2。另外，如果第一奇偶校验信号S1设置为逻辑值0(即为假)，则第二NMOS晶体管SW2将选择比较器312的输出NP1(“未反相的奇偶校验”)作为第二奇偶校验信号S2。
在图5中，如果第一和第二输入信号有序组FDOi_1和FDOi_2之间的位差数大于或等于四(4)，则产生的比较器312输出NP1为逻辑值1。此外，如果第一输入信号有序组的反相版本(即，/FDOi_1)和第二输入信号有序组FDOi_2之间的位差数大于或等于四(4)，产生的比较器313的输出IP1为逻辑值1。当第一奇偶校验信号S1设置为逻辑值1时，由反相电路351产生的第一输入信号有序组的反相版本(即/FDOi_1)与第一输出信号有序组DOi_1相等。
这样，比较器312和313并行产生两个信号NP1和IP1，并且一旦第一奇偶校验信号S1变为有效时，选择器电路341在两个信号中间选择。具体地，如果S1＝1，则S2＝IP1，但如果S1＝0，则S2＝NP1。这样，选择器电路341配置为执行下列操作：
              如果S1＝1，则DOi_1＝/FDOi_1；而
        当且仅当/FDOi_1和FDOi_2之间的Δ≥4，S2＝IP1＝1；
                              或
              如果S1＝0，则DOi_1＝FDOi_1；并且
        当且仅当FDOi_1和FDOi_2之间的Δ≥4，S2＝NP1＝1。
选择器电路341产生作为输入提供给XOR电路322的第二奇偶校验信号S2。这样，如果S2＝1，则DOi_2＝/FDOi_2，但如果S2＝0，则DOi_2＝FDOi_2(也参见表1)。
第二奇偶校验信号S2作为数据反相电路300的输出，并同时作为反馈输入提供给选择器电路342。当第二奇偶校验信号S2设置为逻辑值1时，则选择器电路342将选择比较器315的输出IP2(“反相的奇偶校验”)作为第三奇偶校验信号S3。此外，如果第二奇偶校验信号S2设置为逻辑值0，则选择器电路342将选择比较器314的输出NP2(“未反相的奇偶校验”)作为第三奇偶校验信号S3。如果第二和第三输入信号有序组FDOi_2和FDOi_3之间的位差数大于或等于四(4)，产生的比较器314的输出NP2为逻辑值1。此外，如果第二输入信号有序组(即/FDOi_2)的反相版本和第三输入信号有序组FDOi_3之间的位差数大于或等于四(4)，产生的比较器315的输出IP2为逻辑值1。当第二奇偶校验信号S2设置为逻辑值1时，由反相电路352产生的第二输入信号有序组的反相的版本(即/FDOi_2)与第二输出信号有序组DOi_2相同。
这样，比较器314和315并行产生两个信号NP2和IP2，并且一旦第二奇偶校验信号S2变为有效时，选择器电路342在两个信号中选择。具体来说，如果S2＝1，则第三奇偶校验信号S3＝IP2，但如果S2＝0，则S3＝NP2。这样，选择器电路342被配置为执行下列操作：
                如果S2＝1，则DOi_2＝/FDOi_2；并且
           当且仅当/FDOi_2和FDOi_3之间的Δ≥4，S3＝IP2＝1；
                               或
                如果S2＝0，则DOi_2＝FDOi_2；且
           当且仅当FDOi_2和FDOi_3之间的Δ≥4，S3＝NP2＝1。
选择器电路342产生作为输入提供给XOR电路323的第三奇偶校验信号S3这样，如果S3＝1，则DOi_3＝/FDOi_3，但如果S3＝0，则DOi_3＝FDOi_3(也参见表1)。
第三奇偶校验信号S3作为数据反相电路300的输出，并同时作为反馈输入提供给选择器电路343。当第三奇偶校验信号S3设置为逻辑值1时，则选择器电路343将选择比较器317的输出IP3(“反相的奇偶校验”)作为第四奇偶校验信号S4。此外，如果第三奇偶校验信号S3设置为逻辑值0，则选择器电路343将选择比较器316的输出NP3(“未反相的奇偶校验”)作为第四奇偶校验信号S4。如果第三和第四输入信号有序组FDOi_3和FDOi_4之间的位差数大于或等于四(4)，产生的比较器316的输出NP3为逻辑值1。此外，如果第三输入信号有序组的反相版本(即/FDOi_3)和第四输入信号有序组FDOi_4之间的位差数大于或等于四(4)，则产生的比较器317的输出IP3为逻辑1值。在当第三奇偶校验信号S3设置为逻辑值1时，由反相电路353产生的第三输入信号有序组的反相版本(即/FDOi_3)等于第三输出信号有序组DOi_3。
这样，比较器316和317并行产生两个信号NP3和IP3，并且当第二奇偶校验信号S3变为有效时选择器电路343在两个信号中选择。尤其是，如果S3＝1，则第四奇偶校验信号S4＝IP3，但如果S3＝0，则S4＝NP3。这样，选择器电路343被配置为执行下列操作：
                如果S3＝1，则DOi_3＝/FDOi_3；和
          当且仅当/FDOi_3和FDOi_4之间的Δ≥4，S4＝IP3＝1；
                              或
                如果S3＝0，则DOi_3＝FDOi_3；和
          当且仅当/FDOi_3和FDOi_4之间的Δ≥4，S4＝NP3＝1。
选择器电路343产生作为输入提供给XOR电路324的第四奇偶校验信号S4。这样，如果S4＝1，则DOi_4＝/FDOi_4，但如果S4＝0，则DOi_4＝FDOi_4(也参见表1)。
通过依照图3的设计而不是图7的设计，设计图2的数据反相电路300，定时关键途径(timing critical path)可被缩短并被改善速度性能。尤其是，图3的数据反相电路300具有定时关键途径，该路经在第一定时路径中仅经过XOR电路301和321以及比较器311，而在第二到第七个定时路径中经过选择器电路341至343以及XOR电路322至324。这样，通过使用并行产生信号(NP1，IP1)、(NP2，IP2)和(NP3，IP3)的附加电路，并当计算S1，S2，S3和S4的值时按顺序选择这些信号，可以减少第一输出信号有序组DOi_1和第四输出信号有序组DOi_4的产生之间的延迟。
在附图和说明书中公开了了本发明的典型优选实施例，并且，尽管使用了确定的术语，但它们仅用于一般性和描述性的意义而不是用于限制，在下面的权利要求，提出本发明的的范围。

Claims (22)

1、一种集成电路设备，包括：
存储单元阵列，其被配置为支持预取操作以响应读取指令；
数据反相电路，其被配置为通过在于其输入端并行接收的第一和第二数据有序组相应的位之间执行位对位的比较来估算所述第一和第二数据有序组之间的位差，并且还被配置为当所述第一数据有序组和所述第二数据有序组版本之间的位差数大于所述第二数据有序组中数据位数的一半时，在其输出端并行产生所述第一数据有序组的版本和所述第二数据有序组的反相版本；
数据输出缓冲器，其被配置为执行对所述第一有序数据的版本和所述第二有序数据组的反相版本的并-串转换；以及
奇偶校验位缓冲器，其被配置为并行接收第一和第二奇偶校验信号，以串行格式交织所述第一和第二奇偶校验信号，并且输出所述经交织的第一和第二奇偶校验信号；
其中所述数据反相电路包括：
第一定时电路，其被配置为在所述数据反相电路的输出端产生所述第一奇偶校验信号和所述第一数据有序组的版本；
第二定时电路，其被配置为在所述数据反相电路的输出端产生所述第二奇偶校验信号。
2、如权利要求1所述的设备，其中所述第二定时电路包括：
第一XOR电路，其被配置为接收在所述数据反相电路输入端并行接收的所述第一和第二数据有序组；以及
第二XOR电路，其被配置为接收所述第一数据有序组的反相版本和所述第二数据有序组。
3、如权利要求2所述的设备，其中所述第二定时电路还包括：
第一比较器，其被配置为响应于由所述第一XOR电路产生的信号而产生未反相的奇偶校验信号；以及
第二比较器，其被配置为响应于由所述第二XOR电路产生的信号而产生反相的奇偶校验信号。
4、如权利要求3所述的设备，其中所述第二定时电路还包括选择电路，其被配置为响应于所述第一奇偶校验信号以及所述未反相与反相的奇偶校验信号，而产生所述第二奇偶校验信号。
5、如权利要求4所述的设备，其中所述选择电路这样来被配置，使得当所述第一奇偶校验信号为假时，选择所述未反相的奇偶校验信号作为所述第二奇偶校验信号，而当所述第一奇偶校验信号为真时，选择所述反相的奇偶校验信号作为所述第二奇偶校验信号。
6、一种集成电路设备，包括：
存储单元阵列，其被配置为支持预取操作以响应读取指令；
数据反相电路，其被配置为估算与由所述数字反相电路先前产生的最后的输出数据有序组并行的至少第一和第二输入数据有序组，并且还被配置为只要所述第一输入数据有序数据组与所述最后的输出数据有序组之间的位差数大于所述第一输入数据有序数据组的一半尺寸时，并且当所述第二输入数据有序组和所述第一输入数据有序组的反相版本之间的位差数大于所述第二输入数据有序数据组的一半尺寸时，分别输出所述第一和第二输入数据有序组的反相版本；
数据输出缓冲器，其被配置为执行对所述第一和第二有序数据组的反相版本的并-串转换；以及
奇偶校验位缓冲器，其被配置为并行接收第一和第二奇偶校验信号，交织所述第一和第二奇偶校验信号，并且输出所述经交织的第一和第二奇偶校验信号，
其中所述数据反相电路包括：
第一定时电路，其被配置为在所述数据反相电路的输出端产生所述第一奇偶校验信号和所述第一数据有序组的反相版本；
第二定时电路，其被配置为在所述数据反相电路的输出端产生所述第二奇偶校验信号。
7、如权利要求6所述的设备，其中所述第一定时电路包括：
第一XOR电路，其被配置为接收所述第一输入数据有序组和所述最后的输出数据有序组；
第一比较器，其被配置为响应于由所述第一XOR电路产生的信号，而产生所述第一奇偶校验信号；以及
第二XOR电路，其被配置为接收所述第一奇偶校验信号和所述第一输入数据有序组。
8、如权利要求7所述的设备，其中所述第二定时电路包括：
第三XOR电路，其被配置为接收所述第一和第二输入数据有序组；以及
第四XOR电路，其被配置为接收所述第二输入数据有序组和第一输入数据有序组的反相版本。
9、如权利要求8所述的设备，所述第二定时电路还包括：
第二比较器，其被配置为响应于由所述第三XOR电路产生的信号，而产生未反相的奇偶校验信号；以及
第三比较器，其被配置为响应于由所述第四XOR电路产生的信号，而产生反相的奇偶校验信号。
10、如权利要求9所述的设备，所述第二定时电路还包括选择电路，其被配置为响应于所述第一奇偶校验信号以及所述未反相与反相的奇偶校验信号而产生所述第二奇偶校验信号。
11、如权利要求10所述的设备，其中所述选择电路这样来被配置，使得当所述第一奇偶校验信号为假时，选择所述未反相的奇偶校验信号作为所述第二奇偶校验信号，而当所述第一奇偶校验信号为真时，选择所述反相的奇偶校验信号作为所述第二奇偶校验信号。
12、一种双数据速率存储设备，包括：
存储单元阵列，其被配置为支持4位预取操作以响应读取指令；以及
数据反相电路，其被配置为通过在于其输入端并行接收的第一和第二数据有序组相应的位之间执行位对位的比较，估算所述第一和第二数据有序组之间的位差，并且还被配置为当所述第一数据有序组和第二数据有序组版本之间的位差数大于所述第二数据有序组中数据位数的一半时，在其输出端并行产生所述第一有序数据组的版本和所述第二有序数据组的反相版本；
数据输出缓冲器，其被配置为执行对所述第一有序数据组的版本和所述第二有序数据组的反相版本的并-串转换；以及
奇偶校验位缓冲器，其被配置为并行接收第一和第二奇偶校验信号，以串行格式交织所述第一和第二奇偶校验信号，并且输出所述经交织的第一和第二奇偶校验信号；
其中所述数据反相电路包括：
第一定时电路，其被配置为在所述数据反相电路的输出端产生所述第一奇偶校验信号和所述第一数据有序组的版本；
第二定时电路，其被配置为在所述数据反相电路的输出端产生所述第二奇偶校验信号。
13、如权利要求12所述的设备，其中所述数据反相电路还被配置为估算所述第一和第二数据有序组之间的位差，该第一和第二数据有序组与由所述数字反相电路先前产生的输出数据有序组并行。
14、如权利要求12所述的设备，其中所述数据输出缓冲器还被配置为在时钟信号的第一边沿期间以所述第一数据有序组的版本驱动所述存储设备的多个输出管脚，然后在所述时钟信号的第二边沿期间以所述第二数据有序组的反相版本驱动所述多个输出管脚。
15、如权利要求14所述的设备，其中所述时钟信号的第一和第二边沿是所述时钟信号的连续的上升沿和下降沿。
16、一种集成电路设备，包括：
存储单元阵列，其被配置为支持预取操作以响应读取指令；
数据反相电路，其被配置为估算与先前输出数据有序组并行的至少第一和第二当前输入数据有序组，所述数据反相电路包括逻辑，其被配置为分别输出所述第一和第二当前输入数据有序组的反相或未反相版本，使得所述先前输出数据有序组和所述第一当前输出数据有序组之间的位反相数保持在少于或等于所述第一当前输出数据有序组的一半尺寸，以及使得所述第一当前输出数据有序组和所述第二当前输出数据有序组之间的位反相数量保持为少于或等于所述第二当前输出数据有序组的一半尺寸；
数据输出缓冲器，其被配置为执行对所述第一和第二有序数据组的反相或未反相版本的并-串转换；以及
奇偶校验位缓冲器，其被配置为并行接收第一和第二奇偶校验信号，以串行格式交织所述第一和第二奇偶校验信号，并且输出所述经交织的第一和第二奇偶校验信号；
其中所述逻辑包括：
第一定时电路，其被配置为在所述数据反相电路的输出端产生所述第一奇偶校验信号和所述第一数据有序组的反相或未反相版本；
第二定时电路，其被配置为在所述数据反相电路的输出端产生所述第二奇偶校验信号。
17、如权利要求16所述的设备，其中所述第一奇偶校验信号指示所述第一当前输出数据有序组是所述第一当前输入数据有序组的反相版本还是所述第一当前输入数据有序组的未反相版本。
18、如权利要求16所述的设备，其中所述数据反相电路被配置为在内部产生所述第一当前输入数据有序组的反相版本；并且其中所述第二定时电路包括第一XOR电路，该电路被配置为在所述第一当前输入数据有序组和所述第二当前输入数据有序组之间执行位对位的比较，以及第二XOR电路，该电路被配置为在所述第一当前输入数据有序组的反相版本和所述第二当前输入数据有序组之间执行位对位的比较。
19、如权利要求16所述的设备，其中所述第二定时电路包括：
第一XOR电路，其被配置为接收所述第一和第二当前输入数据有序组；以及
第二XOR电路，其被配置为接收所述第二当前输入数据有序组，和所述第一当前输入数据有序组的反相版本。
20、如权利要求19所述的设备，所述第二定时电路还包括：
第一比较器，其被配置为响应于由所述第一XOR电路产生的信号，而产生未反相的奇偶校验信号；以及
第二比较器，其被配置为响应于由所述第二XOR电路产生的信号，而产生反相的奇偶校验信号。
21、如权利要求20所述的设备，所述第二定时电路还包括选择电路，其被配置为响应于所述第一奇偶校验信号以及所述未反相与反相的奇偶校验信号，而产生所述第二奇偶校验信号。
22、如权利要求21所述的设备，其中所述选择电路这样来被配置，使得当所述第一奇偶校验信号为假时，选择所述未反相的奇偶校验信号作为所述第二奇偶校验信号，而当所述第一奇偶校验信号为真时，选择所述反相的奇偶校验信号作为所述第二奇偶校验信号。
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