KR100255504B1 - 지능형포락선검출기를사용한신호이득조절장치및방법 - Google Patents

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Abstract

본 발명에 따르면, 신호의 이득 조절을 위한 방법 및 장치가 제공된다. 다수의 비교기들은 상기 신호를 다수의 임계값들과 비교한다. 상기 비교기에 연결된 포락선 검출기(envelope detector)는 상기 신호의 진폭을 검출하기 위한 피크 포착 기능과 상기 신호의 극성을 검출하기 위한 극성 메모리를 포함한다. 이득 정정값을 세팅하기 위한 이득 제어 기능은 피크 포착 기능과 극성 메모리에 응답하여 이루어진다. 본 발명의 신호 이득 조절 방법 및 장치의 특징은 신호내의 열적 교란상태(thermal asperities) 및 널 갭(null gap)들 모두에 대한 이득 제어의 지능형 유지기능을 포함한다.

Description

지능형 포락선 검출기를 사용한 신호 이득 조절 장치 및 방법{INTELLIGENT ENVELOPE DETECTOR AND METHOD FOR GAIN CONTROL FOR PRML DATA AND SERVO CHANNELS INCLUDING POLARITY DETECTION}
본 발명은 신호의 이득 조절을 위한 방법 및 장치에 관한 것으로서, 보다 상세하게는, 직접 액세스 저장 장치(DASD)내 PRML(Partial-Response Maximum-Likelihood)(부분응답 최대발생가능 비율) 및 서보 채널을 위한 신호의 이득 조절을 위해, 열적 교란상태에 대한 내성(thermal asperity robustness) 및 널 신호 허용오차(null signal tolerance)를 가진 혼합 신호(mixed signal), 지능형 임계값-기반의 클록형(clocked) 포락선 검출기에 관한 것이다.
하드 디스크 드라이브에서, 데이터 채널 및 서보 채널은 단일 집적 회로(IC)에 의해 제공될 수도 있지만, 그러나, PRML 및 서보 채널은 이득 제어를 위한 그들 고유의 별도의 요구사항을 갖고 있다. 즉, 데이터 채널은 판독 동작 동안에 복합(complex) 동기 이득 및 타이밍 제어 루프를 사용하며, 일반적으로 아이들(idle) 상태에서는 판독 동작이 시작될 때 빠른 획득을 위해 포락선 검출기로 하여금 이득을 필요한 레벨에 가깝게 유지하도록 할 필요가 있다.
또한, 일반적으로 서보 채널은 포락선 검출기로 하여금 저주파 아날로그 이득 제어(Analog Gain Control;AGC) 필드에 대해 이득을 정확하게 설정할 것을 요구하고, 그 후 이득은 타이밍 마크, 그레이(grey) 코드 및 부분 위치 정보에 의해 유지된다.
PRML 데이터 채널에서는, 적절한 데이터 검출을 위해 정규화된 리드백 신호 진폭(readback signal amplitude)이 요구된다. 일반적으로 가변 이득 증폭기(Variable Gain Amplifier; 이하 VGA라 함)는 리드백 신호의 스케일링(scaling)을 위해 아날로그 신호 경로에서 사용된다. 신호 진폭에서 받아들일 수 있는 허용오차는 최대발생가능비율 검출기(maximum-likelihood detector)가 적절히 동작할 수 있도록 유지되어야 한다. 공지의 PRML 및 서보 채널들은 VGA에 대해 이득 정정을 제공하기 위해 아날로그 포락선 검출기 회로 또는 디지털 샘플링 장치를 필요로 한다. 비동기식, 디지털 샘플링 이득 제어 장치의 일예가 1995년 8월 1일에 발행된 Jonathan D. Coker 및 Richard L. Galbraith에 의한 미국 특허 제5,438,460호에 개시되어 있다. 또다른 이득 제어 장치는 1988년 7월 7일에 발행된 Hirt등에 의한 미국 특허 제4,750,058호에 개시되어 있다.
열적 교란상태는 첨단 기술의 하드 디스크 드라이브들에서 비행높이(flyheights)가 감소함에 따라 점점 더 중요한 문제로 되고 있다. 열적 교란상태는 통상적으로 판독 신호에서 일시적 변화를 일으킨다. 공지의 많은 이득 제어 장치에서, 열적 교란상태는 통상적으로 VGA를 부정확하게 조절하는 결과를 초래한다. 모든 공지의 포락선 검출기들은 열적 교란상태에 대해 견뎌낼 만큼 견고하지(robust) 않았다.
1995년 8월 3일에 발행된 Richard L. Galbraith, Gregory J. Kerwin 및 Joey M. Poss에 의한 미국 특허 제5,438,460호는 PRML 데이터 채널에서 데이터 검출을 위한 열적 교란상태 보상 방법 및 장치를 개시하고 있다. 이 개시된 열적 교란상태 보상 방법 및 장치는 많은 공지의 장치들 보다 개선점을 제공하지만, 디지털 샘플링 방법이 사용된다.
하드 디스크 드라이브에 있어서는 갭, 특정 코드 워드 및 그외 다른 이유로 인해 널(null) 신호의 주기가 짧은 것이 보통이다. 공지의 포락선 검출기들은 이득이 낮은 경우에 복구 시간을 들여서라도 널 신호에 소정의 허용오차를 둔다.
아날로그 포락선 검출기 회로를 사용함으로 인한 불리한 점은 이득이 낮은 상황으로부터의 복구가 통상적으로 열악하다는 점이다. 또다른 문제점은 아날로그 포락선 검출기 회로는 열적 교란상태를 지능적으로 다루지 못하며, 또한 PRML 코드, 갭 및 그 외의 것으로 인해 가능한 널 신호의 주기를 효과적으로 다루는 방법이 전혀 없다는 점이다.
모든 이전의 샘플링된 디지털 해결방법은 고속 아날로그-디지털 변환기(Analog-Digital Converter; ADC)에 의해 요구되는 전력을 포함하여, 다른 문제점들을 갖고 있다. 비동기 샘플을 사용함으로써 초래되는 다른 문제점은 랜덤한 패턴 상에 대해 피크-투-피크(peak-to-peak) 진폭 셋업이 불충분하다는 것이다. 또한 열적 교란상태를 다루기 위한 지능이 전혀 제공되지 않는다.
본 발명의 주목적은 신호의 이득 조절을 위한 개선된 방법 및 장치를 제공하는 것이다. 본 발명의 또다른 목적은 실질적으로 부정적인 효과가 없으면서, 이에 더하여 고속 아날로그-디지털 변환기가 필요없고, 종래 기술에 따른 장치의 많은 단점을 극복하는 개선된 이득 조절 방법을 제공하는 것이다.
도1은 직접 액세스 저장 장치(DASD)의 PRML 및 서보 채널들의 환경에서 본 발명의 혼합 신호, 이득 제어 장치를 나타낸 블록도.
도2는 본 발명에 따른 도1의 제어 장치의 지능형 임계값-기반의 클록형 포락선 검출기를 나타낸 개략적 블록도.
도3은 비교기 임계값 레벨들과 함께 도1의 제어 장치의 비교기 블록의 입력 신호를 예시한 그래프.
도4는 도3에 도시된 입력 신호에 대한 비교기 출력을 예시한 도면.
도5는 도2의 지능형 임계값-기반의 클록형 포락선 검출기의 세트-리세트 포착 블록의 개략도.
도6은 도5의 포착 블록의 세트-리세트 래치에 대한 진리표.
도7은 도5의 세트-리세트 포착 블록의 동작을 예시한 타이밍 차트.
도8은 도1의 제어 장치의 가변 이득 증폭기(VGA)의 비트 시간에 대한 출력 신호의 진폭의 일례를 예시한 그래프.
도9는 도1의 제어 장치의 VGA 커패시턴스 전압을 예시한 도8에 대응하는 그래프.
* 도면의 주요부분에 대한 부호의 설명
10:이득 제어 장치 12:트랜스듀서 헤드
14:전단 증폭기 16:가변 이득 증폭기(VGA)
18:연속 시간 필터(CTF) 20:차동형 버퍼
22:비교기 24:디지털 포락선 검출기
26:DAC 충전 펌프 40,42:세트-리세트 포착 블록
60:극성 메모리 66,68:펄스 확장 회로
74: 멀티플렉서/디코더
간단히 말하면, 신호의 이득 조절을 위한 방법 및 장치가 제공된다. 다수의 비교기들은 신호를 다수의 임계값과 비교한다. 비교기들에 연결된 포락선 검출기는 신호의 진폭을 검출하기 위한 피크 포착 기능과 신호의 극성을 검출하기 위한 극성 메모리를 포함한다. 이득 보정값을 설정하기 위한 이득 제어 기능은 피크 포착 기능 및 극성 메모리에 응답하여 이루어진다. 본 발명의 신호 이득 조절 방법 및 장치의 특징은 신호의 열적 교란상태 및 널 갭 모두에 대해 이득 제어를 지능적으로 유지하는 것을 포함한다.
이제, 도면을 참조하면, 도1에는 본 발명에 따른 신호의 이득 조절을 위한 혼합(mixed) 신호, 이득 제어 장치(10)가 도시되어 있다. 이득 제어 장치(10)는 DASD에서 PRML 및 서보 채널과 함께 사용된다.
트랜스듀서(transducer) 헤드(12)로부터의 리드백 신호는 전단 증폭기(14)에 의해 증폭되어 가변 이득 증폭기(VGA)(16)에 인가된다. VGA(16)의 신호 출력은 연속 시간 필터(Continuous Time Filter:CTF)(18)에 의해 필터링된다. CTF(18)의 출력에 연결된 차동형 버퍼(20)는 필터링되고 증폭된 상기 신호를 다수의 비교기(22)와 서보 및 데이터 채널에 연결한다. 도3 및 도4에 예시된 바와 같이, 비교기들(22)은 수신된 신호를 다수의 미리 규정된 음극성(-) 및 양극성(+)의 임계값과 비교하고, 그 비교 결과를 나타내는(representative) 신호 입력들을 디지털 포락선 검출기(24)에 제공한다. 수신된 신호 입력들에 응답하여 상기 지능형 임계값-기반의 클록형 포락선 검출기(24)에 의해 적절한 이득 적절이 제공된다. 상기 포락선 검출기(24)는 디지털-아날로그 변환기(DAC) 충전(charge) 펌프(26)에 제어 신호들을 인가한다. DAC 충전 펌프들(26)에 의해 효과적으로 제어되는 이득 제어 전압은 이득 제어를 위해 VGA(16)에 연결된 데이터 커패시터(28) 혹은 서보 커패시터(30) 양단에 제공된다.
VGA(16)는 예를 들면 800 mV 혹은 +400 mV 및 -400 mV의 공칭(nominal) 신호 증폭 레벨을 제공하도록 효과적으로 제어된다. 도3에 예시한 바와 같이, 미리 규정된 임계값들은 ±VERY HIGH(±500mV); ±HIGH(±400mV); ±LOW(±300mV)와 같은 소정의 양의 임계값 및 음의 임계값들을 포함한다. 도3에 예시된 신호 입력에 있어서, 상기 비교기들(22)은 도4에 보인 것과 같이 +LO, -LO, HIGH 및 VERY HIGH의 4개의 출력을 제공한다.
도2에는 지능형 임계값-기반의 클록형 포락선 검출기(24)가 도시되어 있다. 포락선 검출기(24)의 특성은 열적 교란상태에 대한 내성 및 널 신호 허용오차를 포함한다. 포락선 검출기(24)는 VGA 신호 진폭(낮거나, 높거나 또는 매우 높은 것중의 하나)에 대해 개략의 추정값을 검출하기 위해 양의 세트-리세트 포착 블록(40)과 음의 세트-리세트 포착 블록(42)을 포함한다. 예시된 바와 같이, 각각의 세트-리세트 포착 블록(40,42)은 비교기들(22)의 출력 HIGH, VERY HIGH 및 +LO, -LO 중의 하나를 한쌍의 AND 게이트들(44,46,48 및 50)을 경유하여 수신한다. 세트-리세트 포착 블록들(40,42)의 각각 하나의 출력과 인버터(52)에 의해 반전된 양의 +LO 비교기 출력은 AND 게이트(54)에 인가되고, 인버터(56)에 의해 반전된 음의 -LO 비교기 출력은 AND 게이트(58)에 인가된다. AND 게이트들(54,58)의 출력들은 극성 메모리(60)에 인가된다. 이득 정정을 위해 교번하는 극성을 필요로 하는 극성 메모리(60)는 열적 교란상태를 검출하는데 사용된다. 작동 중에, 극성 메모리(60)가 AND 게이트(54)로부터 '하이' 출력을 수신하면, 극성 메모리(60)는 세트-리세트 포착 블록(40)을 리세트하고, 세트-리세트 포착 블록(42)을 릴리즈(release)한다. 극성 메모리(60)가 AND 게이트(58)로부터 '하이' 출력을 수신하면, 극성 메모리(60)는 세트-리세트 포착 블록(42)을 리세트하고, 세트-리세트 포착 블록(40)을 릴리즈(release)한다. 비교기 임계 레벨 출력이 세트-리세트 포착 블록들(40,42)에 의해 검출되면, 제 2의 쌍인 양극성 및 음극성의 세트-리세트 포착 블록들(62,64)은 각각의 펄스 확장 회로(66,68)로 클록될 수 있을 때까지 개략적(coarse) 진폭 임계 레벨(LOW, HIGH, 또는 VERY HIGH)을 카피한다. 포착 블록 입력이 더 이상 요구되지 않을 때, 펄스 확장회로 혹은 펄스 확장부(66,68)는 리세트 입력을 한쌍의 OR 게이트들(70,72)을 경유하여 포착 블록들(62,64)로 인가한다. 오실레이터(미도시)에 의해 클록된 펄스 확장회로(66,68)는 정정 펄스(correction pulse), 예를 들면 2-비트 시간 정정 펄스에 대해 미리 규정된 펄스 폭을 제공한다. 펄스 확장부(66,68)의 정정 펄스 출력은 멀티플렉서 및 디코더(74)에 의해 적절한 이득 정정값으로 변환되고, BIG DOWN, LITTLE DOWN 및 LITTLE UP로 명명되어 출력된다.
도3 및 도4를 참조하면, 입력 신호가 비교기 임계 레벨 HIGH 위의 영역 1에 있을 때, 정정은 BIG DOWN(크게 내림)이 된다. 입력 신호가 비교기 임계 레벨 HIGH 위의 영역 2에 있을 때, 정정은 LITTLE DOWN(작게 내림)이 된다. 입력 신호가 비교기 임계 레벨 LO 위의 영역 3에 있을 때, 정정은 LITTLE UP(작게 올림)이 된다.
외부 입력 HOLD는 극성 메모리(60)에 인가되며, 또한 OR 게이트들(70,72)의 각각 하나를 경유하여 세트-리세트 포착 블록들(62,64)에 인가되어, HOLD 입력이 제거될 때까지 펄스 확장부(66, 68)로 정정이 적용되지 않도록 한다. 포락선 검출기(24)는 타이머 리세트 로직 블록(76), 1-비트 멀티플렉서(78), 프로그램가능한 타이머(80) 및 락-업(lock-up)(82)을 포함하며, 프로그램가능한 널 신호 검출 기능을 제공한다. VGA(16)의 이득이 실제로 낮다고 판단되면, 비교기들(22)이 LO 임계 신호 진폭을 감지할 때까지 락-업(82)은 큰 이득 정정을 계속하여 적용한다. BIG UP이라 명명된 출력에서 큰 이득 정정을 적용하기 전의 대기 시간의 양은 프로그램가능한 타이머(80)에 의해 결정된다. 서보 게이트(SERVO GATE)라고 명명된 선택 입력은 프로그램가능한 타이머(80)를 세트하기 위해 서보 타이머 비트 혹은 데이터 타임 비트를 선택하도록 1-비트 멀티플렉서(78)에 인가된다. 프로그램가능한 타이머(80)에 의해 제공되는 시간 지연은 갭들, PRML 코드들 및 그 외의 것으로 인해 신호가 없는 소정 기간에 걸쳐서 이득 정정을 유지하는데 사용된다. 타이머 리세트 로직 블록(76)은 각각 +LO 및 -LO 입력을 이용하여 프로그램가능한 타이머(80)와 락-업(82)을 리세트하기 위한 리세트 입력을 제공한다.
도5는 포락선 검출기(24)의 세트-리세트 포착 블록(40)과 같은 세트-리세트 포착 블록들(40,42,62,64)의 구성도를 나타낸다. 세트-리세트 포착 블록(40)은 각각의 입력 A, B, C(VERY HIGH, HIGH, +LO)에 대해 각각 대응하는 포착 래치들(90,92,94)을 포함하고, 출력 A와 B(VERY HIGH, HIGH)를 제공하며, 출력 C(LO)를 제공하기 위해 인버터(52) 및 AND 게이트(54)를 포함한다. 각각의 포착 래치(90,92,94)는 세트 입력 A, B 및 C 에 대해 독립적으로 동작한다. 포착 래치(90,92,94)는 RESET 임력에 의해 동시에 리세트된다.
세트-리세트 포착 불록들(40,42,62,64)의 동작은 도6 및 도7을 참조하면 이해할 수 있다. 도6은 포착 블록(40)의 각각의 세트-리세트 래치(92,94,96)에 대한 진리표를 제공하고, 도7은 세트-리세트 포착 블록(40)의 동작을 예시하는 타이밍 차트를 제공한다.
도8 및 도9에는 각각 VGA(16)의 예시적인 출력 신호 및 대응하는 커패시터 전압을 예시하고 있다. 도8에 도시한 바와 같이, 비교기들(22)의 입력 신호는 초기에는 매우 크며, 비트 타임이 약 85부터 105까지에 짧은 널 신호 갭을 포함하고, 비트 타임이 140부터 160까지에는 열적 교란상태를 포함한다. 도9에 보인 바와 같이, 커패시턴스 전압은 초기에는 포락선 검출기(24)의 LARGE DOWN 제어 출력에 대응된다. 그후, 비트 타임이 약 60일 때 일어나는 기울기 변화가 포락선 검출기(24)의 LITTLE DOWN 제어 출력에 대응한다. 널 신호 갭 범위에서와 열적 교란상태 중에는 이득 정정이 제공되지 않는다.
요약하면, 본 발명은 종래 기술의 단점을 극복한 강력하면서도 효율적인 포락선 검출기(24)를 제공한다. 이 포락선 검출기(24)는 세트-리세트 포착 블록들(40,42,62,64), 펄스 확장부(66, 68) 및 멀티플렉서/디코더(74)에 의해 제공되는 피크 포착 기능으로 패턴과 관계없는 정확한 피크-투-피크 진폭에 고정된다. 극성 메모리(60)는 잘못된 정정을 방지하면서 열적 교란상태에 대해 지능적으로 유지시킨다. 6-비트 고속 ADC를 사용한 종래의 디지털 해결방법과 비교하면, 4개의 비교기(22)를 사용함으로써 적은 전력을 필요로 하고, 포락선 검출기(24)는 유지 상태일 때 전력을 요구하지 않는다. 포락선 검출기(24)는 값비싼 칩 영역을 절약하면서 데이터 및 서보 모두에 대해 단일의 해결책을 제공한다. 포락선 검출기(24)는 빠른 컨버젼스를 위해 이중 정정 레벨을 제공한다. 포락선 검출기(24)는 프로그램가능한 널 신호 검출 기능을 제공하여, 널 신호 기간에 걸쳐 잘못된 정정이 행해지지 않도록 하고, 이득이 실제로 낮을 때는 빠른 복구를 제공한다. 포락선 검출기(24)는 빠른 이득 컨버젼스를 위해 동기 필드에 대해 그리고 낮은 이득의 경우 100 % 정정율을 제공한다. 포락선 검출기(24)는 PRML 혹은 다른 개선된 검출 기술을 사용함에 있어서 효과적인 이득 제어를 제공한다.
본 발명을 도면에 보인 본 발명의 실시예를 참조하여 상세하게 설명하였지만, 상기 상세 설명은 첨부된 청구범위에 기재된 바와 같은 본 발명의 범위를 제한하고자 하는 것은 아니다.

Claims (14)

  1. 신호의 이득 조절을 위한 장치에 있어서,
    상기 신호를 다수의 임계값들과 비교하고, 비교된 신호를 제공하기 위한 비교기 수단;
    상기 비교기 수단에 연결되어, 상기 비교된 신호의 진폭을 검출하기 위한 포착 수단;
    상기 비교기 수단에 연결되어, 상기 비교된 신호의 극성을 검출하기 위한 극성 메모리 수단;
    상기 포착 수단과 상기 극성 메모리 수단에 응답하여 이득 정정값을 세팅하기 위한 이득 제어 수단; 및
    상기 비교기 수단에 연결되어, 소정의 임계값 아래에 있는 상기 신호에 대한 소정의 시간 주기를 식별하고, 상기 식별된 소정의 시간 주기를 가진 세팅된 이득 정정값을 유지하기 위한 타이머 수단
    을 포함하는 신호 이득 조절 장치.
  2. 제 1 항에 있어서,
    상기 이득 제어 수단은 상기 타이머 수단에 응답하여 미리 정해진 이득 정정값을 세팅하는
    신호 이득 조절 장치.
  3. 제 1 항에 있어서,
    상기 타이머 수단은 프로그램가능한 타이머인
    신호 이득 조절 장치.
  4. 제 3 항에 있어서,
    상기 타이머 수단에 연결되어, 서보 타이머 값 혹은 데이터 타이머 값을 선택하기 위한 멀티플렉서 수단
    을 더 포함하는 신호 이득 조절 장치.
  5. 제 1 항에 있어서,
    이득 정정값을 세팅하기 위한 상기 이득 제어 수단은 단일 극성인 신호에 대해 유지되는
    신호 이득 조절 장치.
  6. 제 1 항에 있어서,
    상기 비교기 수단은, 아날로그 입력 신호를 수신하여 상기 신호를 상기 다수의 임계값들과 비교하는 것에 응답하여 다수의 디지털 출력 신호를 생성하기 위한 수단을 포함하는
    신호 이득 조절 장치.
  7. 제 1 항에 있어서,
    상기 신호는 직접 액세스 저장 장치(DASD)내의 리드백 신호이고, 상기 포착 수단 및 상기 극성 메모리 수단에 응답하여 상기 이득 정정값을 세팅하기 위한 상기 이득 제어 수단은 데이터 신호 및 서보 신호 양쪽 모두에 대해 사용되는
    신호 이득 조절 장치.
  8. 제 1 항에 있어서,
    상기 신호는 직접 액세스 저장 장치(DASD)내의 리드백 신호이고, 상기 타이머 수단은 데이터 신호 및 서보 신호에 대해 선택적으로 제공되는 상기 미리 정해진 시간 간격을 포함하는
    신호 이득 조절 장치.
  9. 제 7 항에 있어서,
    상기 이득 제어 수단은 상기 신호에서의 열적 교란상태에 대해 유지되는
    신호 이득 조절 장치.
  10. 신호의 이득 조절을 위한 방법에 있어서,
    상기 신호를 다수의 임계값과 비교하고, 비교된 신호를 제공하는 단계;
    상기 비교된 신호의 진폭을 검출하는 단계;
    상기 비교된 신호의 극성을 검출하는 단계;
    상기 비교된 신호의 상기 검출된 진폭 및 상기 검출된 극성에 응답하여 이득 정정값을 세팅하는 단계; 및
    소정의 임계값 아래에 있는 상기 신호에 대한 소정의 시간 주기를 식별하고, 상기 식별된 소정의 시간 주기 동안에 상기 세팅된 이득 정정값을 유지하는 단계
    를 포함하는 신호 이득 조절 방법.
  11. 제 10 항에 있어서,
    상기 신호를 다수의 임계값들과 비교하고, 비교된 신호를 제공하는 상기 단계는,
    아날로그 입력 신호를 수신하는 단계; 및
    상기 아날로그 입력 신호를 상기 다수의 임계값들과 비교하고, 상기 비교된 값들에 대응하여 다수의 디지털 출력 신호들을 생성하는 단계를 포함하는
    신호 이득 조절 방법.
  12. 제 10 항에 있어서,
    상기 신호의 상기 검출된 진폭 및 상기 검출된 극성에 응답하여 상기 이득 정정값을 세팅하는 상기 단계는,
    상기 검출된 극성에 변화가 없음에 응답하여 이득 정정값을 유지하는 단계를 포함하는
    신호 이득 조절 방법.
  13. 직접 액세스 저장 장치(DASD)내의 부분응답 최대가능성비율(PRML) 및 서보 채널에 대한 리드백 신호의 이득 조절을 위한 방법에 있어서,
    상기 리드백 신호를 다수의 임계값과 비교하고, 비교된 신호를 제공하는 단계;
    상기 비교된 신호의 진폭을 검출하는 단계;
    상기 비교된 신호의 극성을 검출하는 단계;
    상기 비교된 신호의 상기 검출된 비교 신호 진폭 및 검출된 극성 변화에 응답하여 이득 정정값을 세팅하는 단계; 및
    소정의 임계값 아래에 있는 상기 리드백 신호에 대한 소정의 시간 주기를 식별하고, 상기 식별된 소정의 시간 주기 동안에 상기 세팅된 이득 정정값을 유지하는 단계
    를 포함하는 리드백 신호의 이득 조절 방법.
  14. 제 13 항에 있어서.
    상기 선택된 시간 주기는 제1 PRML 데이터 프로그램가능한 값 및 제2 서보 프로그램가능한 값을 포함하는
    리드백 신호의 이득 조절 방법.
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