JP3643589B2 - ３進信号から２進信号を生成する回路 - Google Patents

Description

本発明は、３つの有意な状態を有する入力信号から２つの有意な状態を有する出力信号を生成するための回路であって、入力信号は、中心線に関して交番的に正もしくは負に配向されておりかつ該中心線においてピークにおけるよりも幅広であるパルスを有しており、入力信号は第１のコンパレータの非反転入力側および第２のコンパレータの反転入力側に供給されるようになっており、これらコンパレータの非反転入力側および反転入力側にそれぞれ第１のバイアス電圧もしくは第２のバイアス電圧が加えられるようになっており、かつこれらコンパレータの出力信号は当該回路の第１の出力信号に結合されるようになっているという回路に関する。
磁気的に記録されたデジタル信号の再生の際、テープから３つの状態を有する３値信号が走査検出される。この評価に際して当該信号のローレベル及びハイレベルを検出するためレベル判別器が必要である。公知の回路ではレベル判別器として一般にシュミットトリガが使用されている。この種の回路は最適のトリガ点を維持するために自動的利得制御機能部（AGC＝automatic gain comtrol）が必要である。更に公知の回路では当該トリガ点の自動的対称化は、当該２値信号に直接電圧が含まれていないときにしか行なわれない。
更にEP−A0084354（ヨーロッパ特許出願第0084354号公開公報）から、磁気層メモリの読出信号の評価のために、送出された読出パルスを増幅しかつ微分し、その結果零点通過の際データパルスを生成することが公知である。
本発明の基礎をなす課題とするところは、３値信号における最適なトリガ点の維持のため自動利得制御機能部（AGC）も必要とせず、また、２値信号に直流電圧の含まれていない状態をつくる必要もないように構成されたレベル判別用回路を提供することにある。
この課題は本発明によれば、当該回路の第１の出力信号の平均値が形成され、第２のバイアス電圧は当該回路の第１の出力信号の平均値に依存して調整可能であり、かつ該第２のバイアス電圧を用いてコンパレータのスイッチングしきい値がシフトできるようになっていて、該コンパレータの出力信号のパルス幅が実質的に一定であるようにされることを特徴とする回路によって解決される。
２値信号の形成のために２つのコンパレータの出力信号は有利にはＲ−Ｓフリップフロップの２つの入力側に供給される。制御電圧生成のため２つのコンパレータの各出力パルスがゲートにより結合される。有利にはこのゲートの出力電圧の平均値が、アンプを介して、２つのコンパレータの同じ形式の入力側にバイアス電圧として供給される。ゲートの出力パルスはビットクロックの再生のための回路に供給され得る。第２のバイアス電圧に対する調整設定手段により、パルス幅を変化させ得る。当該バイアス電圧の調整設定、ひいては限界値位置、即ちスイッチングしきい値の設定は有利には、できるだけわずかなビット誤り率が得られるように行なわれる。
公知回路及び本発明の回路の実施例について以下図を用いて説明する。
図１は記録されたデジタル信号再生のための回路全体図である。
図２は図１の回路の説明用の特性曲線図である。
図３はレベル判別のための公知回路の回路図である。
図４は図３の回路の説明用の特性曲線図である。
図５は本発明の回路の構成図である。
図６は図５の回路の説明用の特性曲線図である。
図１は２値記録トラックの走査により得られる信号から２値信号を生成する装置を示す。
図２は所属の信号波形を示す。磁気トラックは２値形式のビットパターン、即ち逆方向に磁化された領域Ｎ（Ｎ極）及びＳ（Ｓ極）の形態のビットパターンを含んでいる。再生ヘッドにて領域N,S間の磁束変化により再生電圧が誘起される。この電圧は近似的に、区別可能なビットパターンを表わしている。Ｎ極とＳ極との間の磁化変化により生ぜしめられるパルスは、等化回路Ｅにて狭幅化され、できるだけ隣接パルスの影響を受けないようにされる。この結果は信号A1により図示されている。この信号A1の積分により信号A2が形成される。A2から２値信号Ｂを形成するため、レベル判別器PEとして簡単なゼロクロス（零点通過）検出器が使用される。この検出器はレベルに殆ど依存しない。２値信号Ｂが低周波スペクトル成分大きなランレングス値を含んでいる場合、３値信号A1を直接レベル判別器で評価するのが一層好適である。このために正及び負のパルスを交番的に検出するシュミットトリガを使用するとよい。
図３はシュミットトリガ回路を示し、図４はシュミットトリガ回路の動作を示す。入力側のうちの１つへの帰還によりトリガ点のヒステリシス特性が形成され、もって、該限界値は交互に、正及び負のパルスのレベル領域にセッティングされる。ポテンシオメータＰを用いて当該トリガ点ができるだけわずかなビット誤り率しか生じないように調整されるようにするとよい。この回路は零点通過（ゼロクロス）検出器に比べてレベルに依存しているという欠点を有している。最適のトリガ点を維持するには３値信号A1に対する自動利得制御が必要である。更に、図３の回路では２値信号Ｂに直流電圧が存在しない（含まれていない）ときにしか、トリガ点の自動的な対称化は行なわれない。他方において、３値信号A1には本質的に直流電圧が含まれていない。
そこで図５では信号A1はエミッタフオロア１を介して本発明回路に供給される。この回路は２進出力を有する２つのコンパレータ2,3を有する。該コンパレータ2,3の非反転入力側（＋）には抵抗8,9を介してバイアス電圧U₀が加えられる。反転入力側には抵抗10,11を介して被制御バイアス電圧U₁が供給される。
信号A1はコンデンサ４を介してコンパレータ２の非反転入力側に供給されると共に、コンデンサ５を介してコンパレータ３の反転入力側に供給される。コンパレータ2,3のこの他方の入力側はコンデンサ6,7を介して交流的にアースに接続されている。図６に示すように、A1の負のパルスによってコンパレータ２の出力側にパルスC1が生ぜしめられ、A1の正のパルスによってコンパレータ３の出力側にパルスC2が生ぜしめられる。ゲート12によってこれらパルスC1,C2が１つのパルス電圧Ｃに論理結合される。ゲート12は例えば排他的論理和または否定的論理積ゲートである。このパルス電圧Ｃの平均値はコンパレータ2,3の入力側におけるしきい値の位置に対する尺度を成している。３値信号A1のパルスはわずかな側縁急峻度を有するので、しきい値が信号A1の中心線に近ければ近いほど、電圧Ｃのパルスは益々幅広になる。ローパスフィルタ13を介して電圧Ｃの平均値が、アンプ14に供給され、このアンプ14によりバイアス電圧U₁が送出される。パルスＣがより広幅になると、電圧U₁は低下する。それによりしきい値は、パルスＣが再びより狭くなるようにシフトされる。要するに、この制御によってパルスＣの所定の平均的パルス幅の維持が行われる。アンプ14の利得が大になればなるほど、パルスＣのパルス幅の維持がそれだけ益々精確になされる。パルスＣのパルス幅の維持はパルス高さに対して相対的な所定のしきい値の維持に相応するのであり、要するに、パルス振幅には依存しない。例えば最小のビット誤り率が生じるようにする最適なしきい値の調整はポテンシオメータ15で行なわれる。ここにおいてはしきい値の位置は２値信号におけるレベル状態遷移の頻度に依存する。しかし頻度は所定の記録信号の場合は平均して一定である。制御ループの時定数は十分安定した平均値が得られるように選定される。
記録トラックの磁化パターンないし記録電流に相応するもとの２値信号は図５の回路では次のようにして形成される。即ち、パルス電圧C1,C2がゲート16,17により形成されたRSフリップフロップに供給される。要するに図６に示すように、フリップフロップの出力側に、信号Ｂが生じる。この信号を用いてPLL回路にてクロックビットレートが再生し、そして、このクロックビットレートによる走査検出による後続の処理のために信号Ｂを用意することができるのである。クロックビットレートの再生には信号Ｂのレベル状態遷移ごとに１つのパルスを含んでいる信号Ｃも適している。
また、上記の回路によりクロックビットレートの再生のための信号のみが生成されるようにすることも可能である。その場合３値信号A1をA/D変換器を用いて走査検出するためにクロックビットレートが使用される。そうすれば２値信号はサンプリング値の特別な処理により高められた電磁適合性を以てリカバリされるようにすることができる。

Claims (9)

1. ３つの有意な状態を有する入力信号（A1）から２つの有意な状態を有する出力信号を生成するための回路であって、
   入力信号（A1）は、中心線に関して交番的に正もしくは 負に配向されておりかつ該中心線においてピークにおけ るよりも幅広であるパルスを有しており、
   入力信号（A1）は第１のコンパレータ（２）の非反転入力側（＋）および第２のコンパレータ（３）の反転入力側（−）に供給されるようになっており、
   これらコンパレータ（2,3）の非反転入力側（＋）および反転入力側（−）にそれぞれ第１のバイアス電圧（U₀）もしくは第２のバイアス電圧（U₁）が加えられる ようになっており、かつ
   これらコンパレータ（2,3）の出力信号（C1,C2）は当該回路の第１の出力信号（Ｃ）に結合されるようになっている
   という回路において、
   当該回路の第１の出力信号（Ｃ）の平均値が形成され、
   第２のバイアス電圧（U₁）は当該回路の第１の出力信号（Ｃ）の平均値に依存して調整可能であり、かつ
   該第２のバイアス電圧（U₁）を用いてコンパレータ（2,3）のスイッチングしきい値がシフトできるようになっていて、該コンパレータ（2,3）の出力信号（C1,C2）のパルス幅が実質的に一定であるようにされる
   ことを特徴とする回路。
2. 第１および第２のコンパレータ（2,3）の出力信号（C1,C2）はフリップ・フロップ（16,17）の入力側に加えられるようになっており、該フリップ・フロップの出力側から当該回路の第２の出力信号（Ｂ）が送 出される請求項１記載の回路。
3. 第１および第２のコンパレータ（2,3）の出力信号（C1,C2）は論理ゲート（12）に供給されるようになっており、該論理ゲートの出力側から当該回路の第１の出力信号（Ｃ）が送出されるようになっている
   請求項１記載の回路。
4. 前記第１の出力信号（Ｃ）の平均値はアンプ（14）に供給されるようになっておりかつ該アンプ（14）の出力側から第２のバイアス電圧（U₁）が送出さ れるようになっている
   請求項３記載の回路。
5. 当該回路の第１または第２の出力信号（C,B）はビットクロックの生成回路に供給されるようになっている
   請求項１または２記載の回路。
6. 前記第２のバイアス電圧（U₁）に対する調整設定手段が設けられており、該調整設定手段を用いて、第１および第２のコンパレータ（2,3）の出力信号（C1,C2）のパルス幅が調整設定可能である
   請求項１記載の回路。
7. 前記論理ゲート（12）はORゲート、排他的ORゲート（EXOR）またはその反転した形態である
   請求項３記載の回路。
8. 前記論理ゲート（12）は否定AND論理結合（NAND）である請求項３記載の回路。
9. 前記第１の出力信号の平均値形成のためにフィルタ（13）が設けられている
   請求項４記載の回路。

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