JPH09153202A - 信号の利得調整装置及び方法 - Google Patents
信号の利得調整装置及び方法Info
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- JPH09153202A JPH09153202A JP8262919A JP26291996A JPH09153202A JP H09153202 A JPH09153202 A JP H09153202A JP 8262919 A JP8262919 A JP 8262919A JP 26291996 A JP26291996 A JP 26291996A JP H09153202 A JPH09153202 A JP H09153202A
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- G11B20/10009—Improvement or modification of read or write signals
- G11B20/10046—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
- G11B5/09—Digital recording
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- Digital Magnetic Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】
【課題】 信号の利得調整のための方法及び装置を提供
する。 【解決手段】 複数の比較器が信号を複数のしきい値と
比較する。比較器に接続された包絡線検知器は、信号の
振幅を検知するピーク捕捉機能及び信号の極性を検知す
る極性メモリを有する。利得補正値をセットするための
利得制御機能は、ピーク捕捉機能及び極性メモリに応答
する。本発明による信号利得調整方法及び装置の特徴
は、信号の温度変動及びヌル間隙の双方に対して利得制
御の知的保持を行う点である。
する。 【解決手段】 複数の比較器が信号を複数のしきい値と
比較する。比較器に接続された包絡線検知器は、信号の
振幅を検知するピーク捕捉機能及び信号の極性を検知す
る極性メモリを有する。利得補正値をセットするための
利得制御機能は、ピーク捕捉機能及び極性メモリに応答
する。本発明による信号利得調整方法及び装置の特徴
は、信号の温度変動及びヌル間隙の双方に対して利得制
御の知的保持を行う点である。
Description
【０００１】
【発明の属する技術分野】本発明は、直接アクセス記憶
装置(ＤＡＳＤ)における信号特に混成信号の利得調整の
ための方法及び装置、温度変動に耐え得る知的(intelli
gent)しきい値ベースのクロック式包絡線検知器、並び
にＰＲＭＬ(partial-response maximum-likelihood)チ
ャネル及びサーボ・チャネルの信号の利得調整のための
ヌル(null)信号許容誤差に関する。
装置(ＤＡＳＤ)における信号特に混成信号の利得調整の
ための方法及び装置、温度変動に耐え得る知的(intelli
gent)しきい値ベースのクロック式包絡線検知器、並び
にＰＲＭＬ(partial-response maximum-likelihood)チ
ャネル及びサーボ・チャネルの信号の利得調整のための
ヌル(null)信号許容誤差に関する。
【０００２】
【従来の技術】ハードディスク・ドライブにおいて、デ
ータ・チャネル及びサーボ・チャネルは単一の集積回路
(ＩＣ)により設けることができる。しかしながら、ＰＲ
ＭＬチャネル及びサーボ・チャネルの双方は、それぞれ
別個の利得制御を必要とする。データ・チャネルは、読
取りオペレーションのときは複合同期利得及びタイミン
グ制御ループを用いるが、一方、使用されていないとき
は読取りを開始する時点を速やかに捉えるべく必要なレ
ベルに近い利得を保持する包絡線検知器を必要とする。
ータ・チャネル及びサーボ・チャネルは単一の集積回路
(ＩＣ)により設けることができる。しかしながら、ＰＲ
ＭＬチャネル及びサーボ・チャネルの双方は、それぞれ
別個の利得制御を必要とする。データ・チャネルは、読
取りオペレーションのときは複合同期利得及びタイミン
グ制御ループを用いるが、一方、使用されていないとき
は読取りを開始する時点を速やかに捉えるべく必要なレ
ベルに近い利得を保持する包絡線検知器を必要とする。
【０００３】通常、サーボ・チャネルは、低周波数アナ
ログ利得制御(ＡＧＣ)フィールドに対して利得を正確に
セットアップするために包絡線検知器を必要とする。そ
してその利得は、タイミング・マーク、グレイ・コー
ド、及び小数桁情報に対して保持されている。
ログ利得制御(ＡＧＣ)フィールドに対して利得を正確に
セットアップするために包絡線検知器を必要とする。そ
してその利得は、タイミング・マーク、グレイ・コー
ド、及び小数桁情報に対して保持されている。
【０００４】ＰＲＭＬデータ・チャネルでは、適切なデ
ータ検知のために正規化された読出し信号振幅が必要で
ある。通常、読出し信号のスケーリングのためにアナロ
グ信号パスにおいて可変利得増幅器(ＶＧＡ)が用いられ
る。最尤検知器の適切なオペレーションを可能とするた
めには、信号振幅に関する許容誤差が維持されなければ
ならない。既知のＰＲＭＬチャネル及びサーボ・チャネ
ルは、ＶＧＡに対する利得補正を行うためにアナログ包
絡線検知回路又はデジタル・サンプリング機構のいずれ
かを必要とする。非同期デジタル・サンプリング利得制
御機構の例としては、本出願人による米国特許第５４３
８４６０号(１９９５年８月１日発行)がある。別の利得
制御機構には、本出願人による米国特許第４７５００５
８号(１９８８年６月７日発行)がある。
ータ検知のために正規化された読出し信号振幅が必要で
ある。通常、読出し信号のスケーリングのためにアナロ
グ信号パスにおいて可変利得増幅器(ＶＧＡ)が用いられ
る。最尤検知器の適切なオペレーションを可能とするた
めには、信号振幅に関する許容誤差が維持されなければ
ならない。既知のＰＲＭＬチャネル及びサーボ・チャネ
ルは、ＶＧＡに対する利得補正を行うためにアナログ包
絡線検知回路又はデジタル・サンプリング機構のいずれ
かを必要とする。非同期デジタル・サンプリング利得制
御機構の例としては、本出願人による米国特許第５４３
８４６０号(１９９５年８月１日発行)がある。別の利得
制御機構には、本出願人による米国特許第４７５００５
８号(１９８８年６月７日発行)がある。
【０００５】温度変動は、リーディング・エッジ・ハー
ド・ディスク・ドライブにおけるフライハイト(浮上量)
が低くなるにつれて次第に大きな問題となりつつある。
温度変動は、通常、読取り信号における過渡的シフトの
原因となる。通常、多くの既知の利得調整機構において
は、温度変動によってＶＧＡの調整が不正確となる。既
知の全ての包絡線検知器は、温度変動に対する耐性がな
かった。
ド・ディスク・ドライブにおけるフライハイト(浮上量)
が低くなるにつれて次第に大きな問題となりつつある。
温度変動は、通常、読取り信号における過渡的シフトの
原因となる。通常、多くの既知の利得調整機構において
は、温度変動によってＶＧＡの調整が不正確となる。既
知の全ての包絡線検知器は、温度変動に対する耐性がな
かった。
【０００６】本出願人による米国特許第５４３８４６０
号(１９９５年８月３日発行)は、ＰＲＭＬデータ・チャ
ネルにおけるデータ検知のための温度変動補償方法及び
装置を開示している。開示された温度変動補償方法及び
装置は、多くの既知の機構に対する改良を実現するが、
デジタル・サンプリングによる手段が用いられている。
号(１９９５年８月３日発行)は、ＰＲＭＬデータ・チャ
ネルにおけるデータ検知のための温度変動補償方法及び
装置を開示している。開示された温度変動補償方法及び
装置は、多くの既知の機構に対する改良を実現するが、
デジタル・サンプリングによる手段が用いられている。
【０００７】ハード・ディスク・ドライブには間隙や所
与のコード・ワード等々があることから、短期間のヌル
信号はつきものである。このため、既知の包絡線検知器
は、低利得状況における復帰時間を犠牲にして許容誤差
を設けている。
与のコード・ワード等々があることから、短期間のヌル
信号はつきものである。このため、既知の包絡線検知器
は、低利得状況における復帰時間を犠牲にして許容誤差
を設けている。
【０００８】アナログ包絡線検知器を用いる欠点は、通
常、低利得状況からの復帰が好ましくないことである。
他の問題点としては、アナログ包絡線検知器では、温度
変動を処理したり、ＰＲＭＬコードや間隙等により発生
し得るヌル信号の期間を効果的に処理したりする知的機
能を備えていないことである。
常、低利得状況からの復帰が好ましくないことである。
他の問題点としては、アナログ包絡線検知器では、温度
変動を処理したり、ＰＲＭＬコードや間隙等により発生
し得るヌル信号の期間を効果的に処理したりする知的機
能を備えていないことである。
【０００９】従来の全てのデジタル・サンプリング手段
は、高速アナログ・デジタル変換器が電力を必要とする
以外にも別の問題点による欠点があった。非同期サンプ
リングを用いることによる別の問題点は、ランダム・パ
ターンに対してセットアップされるピーク・ピーク間(p
eak to peak)振幅が小さいことである。さらに、温度変
動を処理するための知的機能もない。
は、高速アナログ・デジタル変換器が電力を必要とする
以外にも別の問題点による欠点があった。非同期サンプ
リングを用いることによる別の問題点は、ランダム・パ
ターンに対してセットアップされるピーク・ピーク間(p
eak to peak)振幅が小さいことである。さらに、温度変
動を処理するための知的機能もない。
【００１０】
【発明が解決しようとする課題】本発明の主な目的は、
信号の利得調整のための改良された方法及び装置を提供
することである。他の目的は、好ましくない影響を実質
的に与えることなく、さらに高速アナログ・デジタル変
換器を不要とし、従来の機構の欠点の多くを克服するよ
うな改良された利得調整方法を提供することである。
信号の利得調整のための改良された方法及び装置を提供
することである。他の目的は、好ましくない影響を実質
的に与えることなく、さらに高速アナログ・デジタル変
換器を不要とし、従来の機構の欠点の多くを克服するよ
うな改良された利得調整方法を提供することである。
【００１１】
【課題を解決するための手段】本発明を要約すると、信
号の利得調整の方法及び装置である。複数の比較器が、
信号を複数のしきい値と比較する。これらの比較器に接
続された包絡線検知器は、信号の振幅を検知するピーク
捕捉機能と、信号の極性を検知する極性メモリとを有す
る。利得補正値をセットする利得制御機能は、ピーク捕
捉機能及び極性メモリに応答する。本発明の信号利得調
整方法及び装置の特徴は、信号における温度変動及びヌ
ル期間の双方に対する利得制御の知的保持を有すること
である。
号の利得調整の方法及び装置である。複数の比較器が、
信号を複数のしきい値と比較する。これらの比較器に接
続された包絡線検知器は、信号の振幅を検知するピーク
捕捉機能と、信号の極性を検知する極性メモリとを有す
る。利得補正値をセットする利得制御機能は、ピーク捕
捉機能及び極性メモリに応答する。本発明の信号利得調
整方法及び装置の特徴は、信号における温度変動及びヌ
ル期間の双方に対する利得制御の知的保持を有すること
である。
【００１２】
【発明の実施の形態】図１は、本発明による信号の利得
調整のための混成信号利得制御装置１０を示す図であ
る。利得制御装置１０は、直接アクセス記憶装置(ＤＡ
ＳＤ)においてＰＲＭＬチャネル及びサーボ・チャネル
と共に用いられる。
調整のための混成信号利得制御装置１０を示す図であ
る。利得制御装置１０は、直接アクセス記憶装置(ＤＡ
ＳＤ)においてＰＲＭＬチャネル及びサーボ・チャネル
と共に用いられる。
【００１３】前置増幅器１４により増幅された変換器ヘ
ッド１２からの読出し信号は、可変利得増幅器(ＶＧＡ)
１６へ入力される。ＶＧＡ１６の信号出力は、連続時間
フィルタ(ＣＴＦ)１８によりフィルタ処理される。ＣＴ
Ｆ１８の出力へ接続された差動バッファ２０は、フィル
タ処理され増幅された信号を、複数の比較器２２へ結合
し、そしてサーボ・チャネル及びデータ・チャネルへ結
合する。図３及び図４では、比較器２２が、受信した信
号を複数の予め規定された正及び負の極性のしきい値と
比較し、そして代表的な信号入力をデジタル包絡線検知
器２４へ与える。適切な利得調整は、受信された信号入
力に応答する知的しきい値ベースのクロック式包絡線検
知器２４により実行される。包絡線検知器２４は、デジ
タル・アナログ変換器(ＤＡＣ)に対して制御信号を入力
する。ＤＡＣチャージ・ポンプ２６により操作的に制御
される利得制御電圧は、利得調整のためにＶＧＡ１６へ
接続されたデータ・コンデンサ２８又はサーボ・コンデ
ンサ３０を介して与えられる。
ッド１２からの読出し信号は、可変利得増幅器(ＶＧＡ)
１６へ入力される。ＶＧＡ１６の信号出力は、連続時間
フィルタ(ＣＴＦ)１８によりフィルタ処理される。ＣＴ
Ｆ１８の出力へ接続された差動バッファ２０は、フィル
タ処理され増幅された信号を、複数の比較器２２へ結合
し、そしてサーボ・チャネル及びデータ・チャネルへ結
合する。図３及び図４では、比較器２２が、受信した信
号を複数の予め規定された正及び負の極性のしきい値と
比較し、そして代表的な信号入力をデジタル包絡線検知
器２４へ与える。適切な利得調整は、受信された信号入
力に応答する知的しきい値ベースのクロック式包絡線検
知器２４により実行される。包絡線検知器２４は、デジ
タル・アナログ変換器(ＤＡＣ)に対して制御信号を入力
する。ＤＡＣチャージ・ポンプ２６により操作的に制御
される利得制御電圧は、利得調整のためにＶＧＡ１６へ
接続されたデータ・コンデンサ２８又はサーボ・コンデ
ンサ３０を介して与えられる。
【００１４】ＶＧＡ１６は、見かけの信号振幅レベルを
与えるために操作により制御される。例えば、８００ｍ
Ｖ又は＋４００ｍＶ〜−４００ｍＶである。図３に示す
ように、所定のしきい値は、選択された正及び負のしき
い値を含む。例えば、±ＶＥＲＹ ＨＩＧＨ(±５００ｍ
Ｖ)、±ＨＩＧＨ(±４００ｍＶ)、及び±ＬＯＷ(±３０
０ｍＶ)である。図３に示された信号入力に対して、比
較器２２は、図４に示す４つの出力＋ＬＯ、−ＬＯ、Ｈ
ＩＧＨ、及びＶＥＲＹ ＨＩＧＨを与える。
与えるために操作により制御される。例えば、８００ｍ
Ｖ又は＋４００ｍＶ〜−４００ｍＶである。図３に示す
ように、所定のしきい値は、選択された正及び負のしき
い値を含む。例えば、±ＶＥＲＹ ＨＩＧＨ(±５００ｍ
Ｖ)、±ＨＩＧＨ(±４００ｍＶ)、及び±ＬＯＷ(±３０
０ｍＶ)である。図３に示された信号入力に対して、比
較器２２は、図４に示す４つの出力＋ＬＯ、−ＬＯ、Ｈ
ＩＧＨ、及びＶＥＲＹ ＨＩＧＨを与える。
【００１５】図２は、知的しきい値ベースのクロック式
包絡線検知器２４を示す図である。包絡線検知器２４の
特徴は、温度変動耐性及びヌル信号許容誤差を有するこ
とである。包絡線検知器２４は、ＶＧＡ信号振幅の粗い
評価（「ＬＯＷ」、「ＨＩＧＨ」、又は「ＶＥＲＹ Ｈ
ＩＧＨ」のいずれか）を行うために正極性セット・リセ
ット捕捉ブロック４０及び負極性セット・リセット捕捉
ブロック４２を含む。図示の通り、セット・リセット捕
捉ブロック４０及び４２のそれぞれは、ＨＩＧＨ(高
い)、ＶＥＲＹ ＨＩＧＨ(非常に高い)、及び＋ＬＯ(正
で低い)又は−ＬＯ(負で低い)の１つからなる比較器２
２の出力を、ＡＮＤゲート４４と４６の対及びＡＮＤゲ
ート４８と５０の対を介して受信する。セット・リセッ
ト捕捉ブロック４０の出力及び反転器５２により反転さ
れた正の比較器出力＋ＬＯはＡＮＤゲート５４へ入力さ
れ、そしてセット・リセット捕捉ブロック４２の出力及
び反転器５６により反転された負の比較器出力−ＬＯは
ＡＮＤゲート５８へ入力される。ＡＮＤゲート５４及び
５８の出力は、極性メモリ６０へ入力される。利得補正
のために極性の変更を必要とする極性メモリ６０は、温
度変動の検知に用いられる。動作において、極性メモリ
６０がＡＮＤゲート５４からＨＩＧＨ出力を受信する
と、 極性メモリ６０はセット・リセット捕捉ブロック
４０をリセットしかつセット・リセット捕捉ブロック４
２を解放する。極性メモリ６０がＡＮＤゲート５８から
ＨＩＧＨ出力を受信すると、極性メモリ６０はセット・
リセット捕捉ブロック４２をリセットしかつセット・リ
セット捕捉ブロック４０を解放する。比較器しきい値レ
ベル出力がセット・リセット捕捉ブロック４０及び４２
により検知されたならば、第２の正極性及び負極性のセ
ット・リセット捕捉ブロック６２及び６４の対は、それ
ぞれのパルス拡張回路６６及び６８へのクロックを発生
するまで粗い振幅しきい値レベル（「低い」、「高
い」、「非常に高い」）を複写する。パルス拡張回路す
なわちパルス拡張器６６及び６８は、捕捉ブロック入力
がもはや不要であるとき、一対のＯＲゲート７０及び７
２を介して捕捉ブロック６２及び６４へリセット入力を
適用する。発振器(図示せず)によりクロック入力される
パルス拡張回路６６及び６８は、補正パルスに対して所
定のパルス幅を与える。例えば、２ビットの時間補正パ
ルスである。パルス拡張器６６及び６８の補正パルス出
力は、マルチプレクサ及びデコード７４により適宜の利
得補正へと変換され、その出力においてＢＩＧ ＤＯＷ
Ｎ(大きく減幅)、ＬＩＴＴＬＥ ＤＯＷＮ(やや減幅)、
及びＬＩＴＴＬＥ ＵＰ(やや増幅)で示している。
包絡線検知器２４を示す図である。包絡線検知器２４の
特徴は、温度変動耐性及びヌル信号許容誤差を有するこ
とである。包絡線検知器２４は、ＶＧＡ信号振幅の粗い
評価（「ＬＯＷ」、「ＨＩＧＨ」、又は「ＶＥＲＹ Ｈ
ＩＧＨ」のいずれか）を行うために正極性セット・リセ
ット捕捉ブロック４０及び負極性セット・リセット捕捉
ブロック４２を含む。図示の通り、セット・リセット捕
捉ブロック４０及び４２のそれぞれは、ＨＩＧＨ(高
い)、ＶＥＲＹ ＨＩＧＨ(非常に高い)、及び＋ＬＯ(正
で低い)又は−ＬＯ(負で低い)の１つからなる比較器２
２の出力を、ＡＮＤゲート４４と４６の対及びＡＮＤゲ
ート４８と５０の対を介して受信する。セット・リセッ
ト捕捉ブロック４０の出力及び反転器５２により反転さ
れた正の比較器出力＋ＬＯはＡＮＤゲート５４へ入力さ
れ、そしてセット・リセット捕捉ブロック４２の出力及
び反転器５６により反転された負の比較器出力−ＬＯは
ＡＮＤゲート５８へ入力される。ＡＮＤゲート５４及び
５８の出力は、極性メモリ６０へ入力される。利得補正
のために極性の変更を必要とする極性メモリ６０は、温
度変動の検知に用いられる。動作において、極性メモリ
６０がＡＮＤゲート５４からＨＩＧＨ出力を受信する
と、 極性メモリ６０はセット・リセット捕捉ブロック
４０をリセットしかつセット・リセット捕捉ブロック４
２を解放する。極性メモリ６０がＡＮＤゲート５８から
ＨＩＧＨ出力を受信すると、極性メモリ６０はセット・
リセット捕捉ブロック４２をリセットしかつセット・リ
セット捕捉ブロック４０を解放する。比較器しきい値レ
ベル出力がセット・リセット捕捉ブロック４０及び４２
により検知されたならば、第２の正極性及び負極性のセ
ット・リセット捕捉ブロック６２及び６４の対は、それ
ぞれのパルス拡張回路６６及び６８へのクロックを発生
するまで粗い振幅しきい値レベル（「低い」、「高
い」、「非常に高い」）を複写する。パルス拡張回路す
なわちパルス拡張器６６及び６８は、捕捉ブロック入力
がもはや不要であるとき、一対のＯＲゲート７０及び７
２を介して捕捉ブロック６２及び６４へリセット入力を
適用する。発振器(図示せず)によりクロック入力される
パルス拡張回路６６及び６８は、補正パルスに対して所
定のパルス幅を与える。例えば、２ビットの時間補正パ
ルスである。パルス拡張器６６及び６８の補正パルス出
力は、マルチプレクサ及びデコード７４により適宜の利
得補正へと変換され、その出力においてＢＩＧ ＤＯＷ
Ｎ(大きく減幅)、ＬＩＴＴＬＥ ＤＯＷＮ(やや減幅)、
及びＬＩＴＴＬＥ ＵＰ(やや増幅)で示している。
【００１６】図３及び図４を参照すると、入力信号が比
較器しきい値レベルＨＩＧＨより上の領域１にあると
き、その補正はＢＩＧ ＤＯＷＮとなる。入力信号が比
較器しきい値レベルＨＩＧＨより上の領域２にあると
き、その補正はＬＩＴＴＬＥ ＤＯＷＮとなる。入力信
号が比較器しきい値レベルＬＯより上の領域３にあると
き、補正はＬＩＴＴＬＥ ＵＰとなる。
較器しきい値レベルＨＩＧＨより上の領域１にあると
き、その補正はＢＩＧ ＤＯＷＮとなる。入力信号が比
較器しきい値レベルＨＩＧＨより上の領域２にあると
き、その補正はＬＩＴＴＬＥ ＤＯＷＮとなる。入力信
号が比較器しきい値レベルＬＯより上の領域３にあると
き、補正はＬＩＴＴＬＥ ＵＰとなる。
【００１７】外部入力ＨＯＬＤは、極性メモリ６０へ入
力され、さらにＯＲゲート７０及び７２をそれぞれ介し
てセット・リセット捕捉ブロック６２及び６４へ入力さ
れる。これにより、ＨＯＬＤ入力が除かれるまではパル
ス拡張回路６６及び６８へ補正パルスは入力されない。
包絡線検知器２４は、プログラム可能ヌル信号検知機能
を備えており、さらにタイマー・リセット論理ブロック
７６、１ビット・マルチプレクサ７８、プログラム可能
タイマー８０、及びロックアップ８２を含む。ＶＧＡ１
６の利得が実際に低いと判断されると、比較器２２によ
りＬＯしきい値信号振幅が検知されるまで、ロックアッ
プ８２により大きな利得補正が連続的に入力される。Ｂ
ＩＧ ＵＰと付された出力に大きな利得補正を出力する
前の待ち時間の長さは、プログラム可能タイマー８０に
より決定される。ＳＥＲＶＯ ＧＡＴＥと付された選択
入力は、プログラム可能タイマー８０をセットするサー
ボ・タイマー・ビット又はデータ・タイム・ビットを選
択するために１ビット・マルチプレクサ７８へ入力され
る。プログラム可能タイマー８０により与えられる遅延
時間は、間隙やＰＲＭＬコード等々によるヌル信号の選
択された期間の間、利得補正を保持するために用いられ
る。タイマー・リセット論理ブロック７６は、＋ＬＯと
−ＬＯの入力を各々が有するプログラム可能タイマー８
０及びロックアップ８２をリセットするためのリセット
入力を与える。
力され、さらにＯＲゲート７０及び７２をそれぞれ介し
てセット・リセット捕捉ブロック６２及び６４へ入力さ
れる。これにより、ＨＯＬＤ入力が除かれるまではパル
ス拡張回路６６及び６８へ補正パルスは入力されない。
包絡線検知器２４は、プログラム可能ヌル信号検知機能
を備えており、さらにタイマー・リセット論理ブロック
７６、１ビット・マルチプレクサ７８、プログラム可能
タイマー８０、及びロックアップ８２を含む。ＶＧＡ１
６の利得が実際に低いと判断されると、比較器２２によ
りＬＯしきい値信号振幅が検知されるまで、ロックアッ
プ８２により大きな利得補正が連続的に入力される。Ｂ
ＩＧ ＵＰと付された出力に大きな利得補正を出力する
前の待ち時間の長さは、プログラム可能タイマー８０に
より決定される。ＳＥＲＶＯ ＧＡＴＥと付された選択
入力は、プログラム可能タイマー８０をセットするサー
ボ・タイマー・ビット又はデータ・タイム・ビットを選
択するために１ビット・マルチプレクサ７８へ入力され
る。プログラム可能タイマー８０により与えられる遅延
時間は、間隙やＰＲＭＬコード等々によるヌル信号の選
択された期間の間、利得補正を保持するために用いられ
る。タイマー・リセット論理ブロック７６は、＋ＬＯと
−ＬＯの入力を各々が有するプログラム可能タイマー８
０及びロックアップ８２をリセットするためのリセット
入力を与える。
【００１８】図５は、セット・リセット捕捉ブロック４
０、４２、６２及び６４を示す概略図であり、例えば、
包絡線検知器２４のセット・リセット捕捉ブロック４０
である。セット・リセット捕捉ブロック４０は、各入力
Ａ、Ｂ及びＣ(ＶＥＲＹ ＨＩＧＨ、ＨＩＧＨ、＋ＬＯ)
のための対応する捕捉ラッチ９０、９２及び９４を含
む。捕捉ラッチ９０及び９２は、それぞれ出力Ａ及びＢ
(ＶＥＲＹ ＨＩＧＨ、ＨＩＧＨ)を与える。さらに、反
転器５２及びＡＮＤゲート５４を含み、これらが出力Ｃ
(ＬＯ)を与える。各捕捉ラッチ９０、９２及び９４は、
セット入力Ａ、Ｂ及びＣに関して独立して動作する。捕
捉ラッチ９０、９２及び９４は、リセット入力により共
にリセットされる。
０、４２、６２及び６４を示す概略図であり、例えば、
包絡線検知器２４のセット・リセット捕捉ブロック４０
である。セット・リセット捕捉ブロック４０は、各入力
Ａ、Ｂ及びＣ(ＶＥＲＹ ＨＩＧＨ、ＨＩＧＨ、＋ＬＯ)
のための対応する捕捉ラッチ９０、９２及び９４を含
む。捕捉ラッチ９０及び９２は、それぞれ出力Ａ及びＢ
(ＶＥＲＹ ＨＩＧＨ、ＨＩＧＨ)を与える。さらに、反
転器５２及びＡＮＤゲート５４を含み、これらが出力Ｃ
(ＬＯ)を与える。各捕捉ラッチ９０、９２及び９４は、
セット入力Ａ、Ｂ及びＣに関して独立して動作する。捕
捉ラッチ９０、９２及び９４は、リセット入力により共
にリセットされる。
【００１９】セット・リセット捕捉ブロック４０、４
２、６２及び６４の動作については、図６及び図７を参
照して示す。図６は、捕捉ブロック４０の各捕捉ラッチ
９２、９４及び９６についての真理値表である。図７
は、セット・リセット捕捉ブロック４０の動作を示すタ
イミング図である。
２、６２及び６４の動作については、図６及び図７を参
照して示す。図６は、捕捉ブロック４０の各捕捉ラッチ
９２、９４及び９６についての真理値表である。図７
は、セット・リセット捕捉ブロック４０の動作を示すタ
イミング図である。
【００２０】図８及び図９は、それぞれＶＧＡ１６の出
力信号の例及び対応するコンデンサ電圧を示す。図８に
示すように、比較器２２への入力信号は、最初はかなり
大きすぎるものであり、そして約８５ビット時から１０
５ビット時までの短いヌル信号の間隙と、約１４０ビッ
ト時から１６０ビット時までの熱変動とを含む。図９に
示すように、コンデンサ電圧は、最初は包絡線検知器２
４のＬＡＲＧＥ ＤＯＷＮ制御出力に対応する。その
後、約６０ビット時において包絡線検知器２４のＬＩＴ
ＴＬＥ ＤＯＷＮ制御出力に対応する傾斜のシフトが生
じる。ヌル信号の間隙の間及び熱変動の間は、利得補正
が行われない。
力信号の例及び対応するコンデンサ電圧を示す。図８に
示すように、比較器２２への入力信号は、最初はかなり
大きすぎるものであり、そして約８５ビット時から１０
５ビット時までの短いヌル信号の間隙と、約１４０ビッ
ト時から１６０ビット時までの熱変動とを含む。図９に
示すように、コンデンサ電圧は、最初は包絡線検知器２
４のＬＡＲＧＥ ＤＯＷＮ制御出力に対応する。その
後、約６０ビット時において包絡線検知器２４のＬＩＴ
ＴＬＥ ＤＯＷＮ制御出力に対応する傾斜のシフトが生
じる。ヌル信号の間隙の間及び熱変動の間は、利得補正
が行われない。
【００２１】要約すると、本発明は、従来技術の欠点を
回避する高性能でありながら効率的な包絡線検知器を提
供するものである。包絡線検知器２４は、セット・リセ
ット捕捉ブロック４０、４２、６２、６４、パルス拡張
器６６及び６８、並びにマルチプレクサ・デコード７４
により与えられるピーク捕捉機能によるパターンには依
存しない正確なピーク・ピーク振幅にロックする。極性
メモリ６０は、熱変動の知的制御を行い、誤差のある補
正を避けることができる。６ビットの高速ＡＤ変換器に
よる汎用的デジタル手段に比べて、４個の比較器２２を
使用する手段は低電力であり、また包絡線検知器２４は
保持されるときに電力を消費しない。包絡線検知器２４
は、データ及びサーボの双方に対して１つの手段を設け
るので、貴重なチップ領域を節約する。包絡線検知器２
４は、迅速な収束のために２つの補正レベルを設ける。
包絡線検知器２４は、ヌル信号期間に対して誤った補正
を避ける一方、利得が実際に低いときには速やかに補正
へと復帰するプログラム可能ヌル信号検知を行う。包絡
線検知器２４は、高速に利得収束させるために同期フィ
ールドに対し低利得状況において１００％補正率を実現
する。包絡線検知器２４は、ＰＲＭＬ又は他の進んだ検
知技術と共に用いられる効果的な利得制御を行う。本発
明は、図示された実施例の詳細に関して説明されたが、
これらの詳細は、本発明の範囲を限定することを意図す
るものではない。
回避する高性能でありながら効率的な包絡線検知器を提
供するものである。包絡線検知器２４は、セット・リセ
ット捕捉ブロック４０、４２、６２、６４、パルス拡張
器６６及び６８、並びにマルチプレクサ・デコード７４
により与えられるピーク捕捉機能によるパターンには依
存しない正確なピーク・ピーク振幅にロックする。極性
メモリ６０は、熱変動の知的制御を行い、誤差のある補
正を避けることができる。６ビットの高速ＡＤ変換器に
よる汎用的デジタル手段に比べて、４個の比較器２２を
使用する手段は低電力であり、また包絡線検知器２４は
保持されるときに電力を消費しない。包絡線検知器２４
は、データ及びサーボの双方に対して１つの手段を設け
るので、貴重なチップ領域を節約する。包絡線検知器２
４は、迅速な収束のために２つの補正レベルを設ける。
包絡線検知器２４は、ヌル信号期間に対して誤った補正
を避ける一方、利得が実際に低いときには速やかに補正
へと復帰するプログラム可能ヌル信号検知を行う。包絡
線検知器２４は、高速に利得収束させるために同期フィ
ールドに対し低利得状況において１００％補正率を実現
する。包絡線検知器２４は、ＰＲＭＬ又は他の進んだ検
知技術と共に用いられる効果的な利得制御を行う。本発
明は、図示された実施例の詳細に関して説明されたが、
これらの詳細は、本発明の範囲を限定することを意図す
るものではない。
【００２２】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２３】（１）信号の利得調整装置であって、前記
信号を複数のしきい値と比較する比較手段と、前記比較
手段に接続されかつ前記信号の振幅を検知する捕捉手段
と、前記比較手段に接続されかつ前記信号の極性を検知
する極性メモリ手段と、前記捕捉手段及び前記極性メモ
リ手段に応答して利得補正値をセットする利得制御手段
とを有する信号の利得調整装置。 （２）前記比較手段に接続されかつ所定のしきい値より
小さい信号について選択された時間間隔を識別するタイ
マー手段を有する上記（１）に記載の信号の利得調整装
置。 （３）前記タイマー手段に応答して所定の利得補正値を
セットする利得制御手段を有する上記（２）に記載の信
号の利得調整装置。 （４）前記タイマー手段がプログラム可能タイマーであ
る上記（２）に記載の信号の利得調整装置。 （５）前記タイマー手段に接続されかつサーボ・タイマ
ー値又はデータ・タイマー値を選択するマルチプレクサ
手段を有する上記（４）に記載の信号の利得調整装置。 （６）利得補正値をセットする前記利得制御手段が、信
号が単一の極性であるように保持される上記（１）に記
載の信号の利得調整装置。 （７）前記比較手段が、アナログ入力信号を受信しかつ
該信号と前記複数のしきい値との比較に応答して複数の
デジタル出力信号を発生する上記（１）に記載の信号の
利得調整装置。 （８）前記信号が直接アクセス記憶装置における読出し
信号であり、かつ前記捕捉手段に応答して前記利得補正
値をセットする前記利得制御手段及び前記極性メモリ手
段がデータ信号及びサーボ信号の双方のために用いられ
る上記（１）に記載の信号の利得調整装置。 （９）前記信号が直接アクセス記憶装置における読出し
信号であり、かつ前記タイマー手段が、データ信号及び
サーボ信号に対して選択的に設けられた所定の時間間隔
を含む上記（２）に記載の信号の利得調整装置。 （１０）前記利得制御手段が、前記信号の温度変動に対
して保持される上記（８）に記載の信号の利得調整装
置。 （１１）信号の利得調整方法であって、前記信号を複数
のしきい値と比較するステップと、前記信号の振幅を検
知するステップと、前記信号の極性を検知するステップ
と、前記信号の前記検知された振幅及び前記検知された
極性に応答して利得補正値をセットするステップとを含
む信号の利得調整方法。 （１２）前記信号を複数のしきい値と比較するステップ
が、アナログ入力信号を受信するステップと、該アナロ
グ入力信号を前記複数のしきい値と比較するステップ
と、該比較された値に応答して複数のデジタル出力信号
を発生するステップとを含む上記（１１）に記載の信号
の利得調整方法。 （１３）前記信号の前記検知された振幅及び前記検知さ
れた極性に応答して利得補正値をセットするステップ
が、前記検知された極性の変化がないことに応答して利
得補正値を保持するステップを含む上記（１１）に記載
の信号の利得調整方法。 （１４）所定のしきい値より小さい前記信号について選
択された時間間隔を識別するステップと、前記識別され
た選択された時間間隔の間、利得補正値を保持するステ
ップを含む上記（１１）に記載の信号の利得調整方法。 （１５）直接アクセス記憶装置における部分応答最大尤
度チャネル及びサーボ・チャネルの読出し信号の利得調
整方法であって、前記読出し信号を複数のしきい値と比
較するステップと、前記読出し信号の振幅を検知するス
テップと、前記読出し信号の極性を検知するステップ
と、前記読出し信号の前記検知された振幅及び前記検知
された極性に応答して利得補正値をセットするステップ
とを含む読出し信号の利得調整方法。 （１６）所定のしきい値より小さい前記読出し信号につ
いて選択された時間間隔を識別するステップと、前記識
別された選択された時間間隔の間、利得補正値を保持す
るステップとを含む上記（１５）に記載の読出し信号の
利得調整方法。 （１７）所定のしきい値より小さい前記読出し信号につ
いて選択された時間間隔を識別するステップと、前記識
別された選択された時間間隔の間、利得補正値を保持す
るステップとを含み、そして前記選択された時間間隔
が、第１の部分応答最大尤度データ・プログラム可能値
及び第２のサーボ・プログラム可能値を含む上記（１
５）に記載の読出し信号の利得調整方法。
信号を複数のしきい値と比較する比較手段と、前記比較
手段に接続されかつ前記信号の振幅を検知する捕捉手段
と、前記比較手段に接続されかつ前記信号の極性を検知
する極性メモリ手段と、前記捕捉手段及び前記極性メモ
リ手段に応答して利得補正値をセットする利得制御手段
とを有する信号の利得調整装置。 （２）前記比較手段に接続されかつ所定のしきい値より
小さい信号について選択された時間間隔を識別するタイ
マー手段を有する上記（１）に記載の信号の利得調整装
置。 （３）前記タイマー手段に応答して所定の利得補正値を
セットする利得制御手段を有する上記（２）に記載の信
号の利得調整装置。 （４）前記タイマー手段がプログラム可能タイマーであ
る上記（２）に記載の信号の利得調整装置。 （５）前記タイマー手段に接続されかつサーボ・タイマ
ー値又はデータ・タイマー値を選択するマルチプレクサ
手段を有する上記（４）に記載の信号の利得調整装置。 （６）利得補正値をセットする前記利得制御手段が、信
号が単一の極性であるように保持される上記（１）に記
載の信号の利得調整装置。 （７）前記比較手段が、アナログ入力信号を受信しかつ
該信号と前記複数のしきい値との比較に応答して複数の
デジタル出力信号を発生する上記（１）に記載の信号の
利得調整装置。 （８）前記信号が直接アクセス記憶装置における読出し
信号であり、かつ前記捕捉手段に応答して前記利得補正
値をセットする前記利得制御手段及び前記極性メモリ手
段がデータ信号及びサーボ信号の双方のために用いられ
る上記（１）に記載の信号の利得調整装置。 （９）前記信号が直接アクセス記憶装置における読出し
信号であり、かつ前記タイマー手段が、データ信号及び
サーボ信号に対して選択的に設けられた所定の時間間隔
を含む上記（２）に記載の信号の利得調整装置。 （１０）前記利得制御手段が、前記信号の温度変動に対
して保持される上記（８）に記載の信号の利得調整装
置。 （１１）信号の利得調整方法であって、前記信号を複数
のしきい値と比較するステップと、前記信号の振幅を検
知するステップと、前記信号の極性を検知するステップ
と、前記信号の前記検知された振幅及び前記検知された
極性に応答して利得補正値をセットするステップとを含
む信号の利得調整方法。 （１２）前記信号を複数のしきい値と比較するステップ
が、アナログ入力信号を受信するステップと、該アナロ
グ入力信号を前記複数のしきい値と比較するステップ
と、該比較された値に応答して複数のデジタル出力信号
を発生するステップとを含む上記（１１）に記載の信号
の利得調整方法。 （１３）前記信号の前記検知された振幅及び前記検知さ
れた極性に応答して利得補正値をセットするステップ
が、前記検知された極性の変化がないことに応答して利
得補正値を保持するステップを含む上記（１１）に記載
の信号の利得調整方法。 （１４）所定のしきい値より小さい前記信号について選
択された時間間隔を識別するステップと、前記識別され
た選択された時間間隔の間、利得補正値を保持するステ
ップを含む上記（１１）に記載の信号の利得調整方法。 （１５）直接アクセス記憶装置における部分応答最大尤
度チャネル及びサーボ・チャネルの読出し信号の利得調
整方法であって、前記読出し信号を複数のしきい値と比
較するステップと、前記読出し信号の振幅を検知するス
テップと、前記読出し信号の極性を検知するステップ
と、前記読出し信号の前記検知された振幅及び前記検知
された極性に応答して利得補正値をセットするステップ
とを含む読出し信号の利得調整方法。 （１６）所定のしきい値より小さい前記読出し信号につ
いて選択された時間間隔を識別するステップと、前記識
別された選択された時間間隔の間、利得補正値を保持す
るステップとを含む上記（１５）に記載の読出し信号の
利得調整方法。 （１７）所定のしきい値より小さい前記読出し信号につ
いて選択された時間間隔を識別するステップと、前記識
別された選択された時間間隔の間、利得補正値を保持す
るステップとを含み、そして前記選択された時間間隔
が、第１の部分応答最大尤度データ・プログラム可能値
及び第２のサーボ・プログラム可能値を含む上記（１
５）に記載の読出し信号の利得調整方法。
【図１】直接アクセス記憶装置(ＤＡＳＤ)におけるＰＲ
ＭＬチャネル及びサーボ・チャネルの環境での混成信
号、本発明による利得制御装置の構成図である。
ＭＬチャネル及びサーボ・チャネルの環境での混成信
号、本発明による利得制御装置の構成図である。
【図２】本発明による図１の制御装置の知的しきい値ベ
ースのクロック式包絡線検知器の概略的構成図である。
ースのクロック式包絡線検知器の概略的構成図である。
【図３】図１の制御装置の比較器の入力信号及び比較器
しきい値レベルを示すグラフである。
しきい値レベルを示すグラフである。
【図４】図３に示した入力信号に対する比較器出力を示
す図である。
す図である。
【図５】図２の知的しきい値ベースのクロック式包絡線
検知器のセット・リセット捕捉ブロックの概略的構成図
である。
検知器のセット・リセット捕捉ブロックの概略的構成図
である。
【図６】図５の捕捉ブロックのセット・リセット・ラッ
チのための真理値表である。
チのための真理値表である。
【図７】図５のセット・リセット捕捉ブロックのオペレ
ーションを示すタイミング図である。
ーションを示すタイミング図である。
【図８】図１の制御装置の可変利得増幅器(ＶＧＡ)のビ
ット・タイムに関する出力信号の振幅を例示するグラフ
である。
ット・タイムに関する出力信号の振幅を例示するグラフ
である。
【図９】図１の制御装置のＶＧＡ容量電圧を示す図８に
対応するグラフである。
対応するグラフである。
１０ 混成信号利得制御装置 １２ 変換器ヘッド １４ 前置増幅器 １６ 可変利得増幅器(ＶＧＡ) １８ 連続時間フィルタ(ＣＴＦ) ２０ 差動バッファ ２２ 比較器 ２４ デジタル包絡線検知器 ２６ ＤＡＣチャージ・ポンプ ２８ データ・コンデンサ ３０ サーボ・コンデンサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デビッド・ジェイムス・スタネック アメリカ合衆国55901、ミネソタ州、ロチ ェスター、ノースウェスト、エルトン・リ ッジ・コート ６
Claims (17)
- 【請求項１】信号の利得調整装置であって、 前記信号を複数のしきい値と比較する比較手段と、 前記比較手段に接続されかつ前記信号の振幅を検知する
捕捉手段と、 前記比較手段に接続されかつ前記信号の極性を検知する
極性メモリ手段と、 前記捕捉手段及び前記極性メモリ手段に応答して利得補
正値をセットする利得制御手段とを有する信号の利得調
整装置。 - 【請求項２】前記比較手段に接続されかつ所定のしきい
値より小さい信号について選択された時間間隔を識別す
るタイマー手段を有する請求項１に記載の信号の利得調
整装置。 - 【請求項３】前記タイマー手段に応答して所定の利得補
正値をセットする利得制御手段を有する請求項２に記載
の信号の利得調整装置。 - 【請求項４】前記タイマー手段がプログラム可能タイマ
ーである請求項２に記載の信号の利得調整装置。 - 【請求項５】前記タイマー手段に接続されかつサーボ・
タイマー値又はデータ・タイマー値を選択するマルチプ
レクサ手段を有する請求項４に記載の信号の利得調整装
置。 - 【請求項６】利得補正値をセットする前記利得制御手段
が、信号が単一の極性であるように保持される請求項１
に記載の信号の利得調整装置。 - 【請求項７】前記比較手段が、アナログ入力信号を受信
しかつ該信号と前記複数のしきい値との比較に応答して
複数のデジタル出力信号を発生する請求項１に記載の信
号の利得調整装置。 - 【請求項８】前記信号が直接アクセス記憶装置における
読出し信号であり、かつ前記捕捉手段に応答して前記利
得補正値をセットする前記利得制御手段及び前記極性メ
モリ手段がデータ信号及びサーボ信号の双方のために用
いられる請求項１に記載の信号の利得調整装置。 - 【請求項９】前記信号が直接アクセス記憶装置における
読出し信号であり、かつ前記タイマー手段が、データ信
号及びサーボ信号に対して選択的に設けられた所定の時
間間隔を含む請求項２に記載の信号の利得調整装置。 - 【請求項１０】前記利得制御手段が、前記信号の温度変
動に対して保持される請求項８に記載の信号の利得調整
装置。 - 【請求項１１】信号の利得調整方法であって、 前記信号を複数のしきい値と比較するステップと、 前記信号の振幅を検知するステップと、 前記信号の極性を検知するステップと、 前記信号の前記検知された振幅及び前記検知された極性
に応答して利得補正値をセットするステップとを含む信
号の利得調整方法。 - 【請求項１２】前記信号を複数のしきい値と比較するス
テップが、アナログ入力信号を受信するステップと、該
アナログ入力信号を前記複数のしきい値と比較するステ
ップと、該比較された値に応答して複数のデジタル出力
信号を発生するステップとを含む請求項１１に記載の信
号の利得調整方法。 - 【請求項１３】前記信号の前記検知された振幅及び前記
検知された極性に応答して利得補正値をセットするステ
ップが、前記検知された極性の変化がないことに応答し
て利得補正値を保持するステップを含む請求項１１に記
載の信号の利得調整方法。 - 【請求項１４】所定のしきい値より小さい前記信号につ
いて選択された時間間隔を識別するステップと、前記識
別された選択された時間間隔の間、利得補正値を保持す
るステップを含む請求項１１に記載の信号の利得調整方
法。 - 【請求項１５】直接アクセス記憶装置における部分応答
最大尤度チャネル及びサーボ・チャネルの読出し信号の
利得調整方法であって、 前記読出し信号を複数のしきい値と比較するステップ
と、 前記読出し信号の振幅を検知するステップと、 前記読出し信号の極性を検知するステップと、 前記読出し信号の前記検知された振幅及び前記検知され
た極性に応答して利得補正値をセットするステップとを
含む読出し信号の利得調整方法。 - 【請求項１６】所定のしきい値より小さい前記読出し信
号について選択された時間間隔を識別するステップと、
前記識別された選択された時間間隔の間、利得補正値を
保持するステップとを含む請求項１５に記載の読出し信
号の利得調整方法。 - 【請求項１７】所定のしきい値より小さい前記読出し信
号について選択された時間間隔を識別するステップと、
前記識別された選択された時間間隔の間、利得補正値を
保持するステップとを含み、そして前記選択された時間
間隔が、第１の部分応答最大尤度データ・プログラム可
能値及び第２のサーボ・プログラム可能値を含む請求項
１５に記載の読出し信号の利得調整方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/555,781 US5708537A (en) | 1995-11-09 | 1995-11-09 | Intelligent envelope detector and method for gain control for PRML data and servo channels including polarity detection |
| US08/555781 | 1995-11-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09153202A true JPH09153202A (ja) | 1997-06-10 |
| JP3294119B2 JP3294119B2 (ja) | 2002-06-24 |
Family
ID=24218592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26291996A Expired - Fee Related JP3294119B2 (ja) | 1995-11-09 | 1996-10-03 | 信号の利得調整装置及び方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5708537A (ja) |
| JP (1) | JP3294119B2 (ja) |
| KR (1) | KR100255504B1 (ja) |
| CN (1) | CN1077714C (ja) |
| SG (1) | SG48468A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3139964B2 (ja) * | 1996-06-24 | 2001-03-05 | 株式会社東芝 | Ｍｒヘッド用いた磁気ディスク装置及びこの装置におけるサーボ処理方法 |
| JPH1049806A (ja) * | 1996-07-31 | 1998-02-20 | Toshiba Corp | 磁気ディスク装置及び同装置のノイズ補償方法 |
| US5877644A (en) * | 1997-01-08 | 1999-03-02 | International Business Machines Corporation | Programmable digital envelope following threshold generation apparatus and method |
| US7019509B2 (en) * | 1997-05-30 | 2006-03-28 | The United States Of America As Represented By The Secretary Of The Navy | Digital envelope detector |
| ATE444630T1 (de) * | 2001-07-20 | 2009-10-15 | Nxp Bv | Verfahren und mittel zur erkennung von signalflanken |
| US6754015B2 (en) | 2002-03-29 | 2004-06-22 | Seagate Technology Llc | MR heads thermal asperity cancellation |
| KR102554150B1 (ko) * | 2016-11-21 | 2023-07-12 | 삼성전자주식회사 | 수신기 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1177588A (en) * | 1982-02-12 | 1984-11-06 | Ernst A. Munter | Digital circuit and method for the detection of call progress tones in telephone systems |
| US4467287A (en) * | 1982-06-04 | 1984-08-21 | Dbx, Inc. | Signal expander |
| EP0269756B1 (en) * | 1986-08-05 | 1991-01-09 | International Business Machines Corporation | Gain control circuitry for readback apparatus in a recording system using the partial-response, maximum-likelihood technique |
| JP2881016B2 (ja) * | 1990-04-26 | 1999-04-12 | 沖電気工業株式会社 | 自動利得制御回路 |
| US5220466A (en) * | 1991-05-21 | 1993-06-15 | International Business Machines Corporation | Method and apparatus for digital filter control in a partial-response maximum-likelihood disk drive system |
| US5233482A (en) * | 1991-07-31 | 1993-08-03 | International Business Machines Corporation | Thermal asperity compensation for PRML data detection |
| JP2648554B2 (ja) * | 1992-08-13 | 1997-09-03 | インターナショナル・ビジネス・マシーンズ・コーポレイション | Ｐｒｍｌディスク駆動システムの非同期ゲイン調整方法および装置 |
| US5442492A (en) * | 1993-06-29 | 1995-08-15 | International Business Machines Corporation | Data recovery procedure using DC offset and gain control for timing loop compensation for partial-response data detection |
| US5426541A (en) * | 1994-03-31 | 1995-06-20 | International Business Machines Corporation | Self-equalization method for partial-response maximum-likelihood disk drive systems |
-
1995
- 1995-11-09 US US08/555,781 patent/US5708537A/en not_active Expired - Lifetime
-
1996
- 1996-08-26 SG SG1996010494A patent/SG48468A1/en unknown
- 1996-09-23 KR KR1019960041756A patent/KR100255504B1/ko not_active IP Right Cessation
- 1996-10-03 JP JP26291996A patent/JP3294119B2/ja not_active Expired - Fee Related
- 1996-10-15 CN CN96122470A patent/CN1077714C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1156881A (zh) | 1997-08-13 |
| JP3294119B2 (ja) | 2002-06-24 |
| US5708537A (en) | 1998-01-13 |
| KR970028940A (ko) | 1997-06-26 |
| KR100255504B1 (ko) | 2000-05-01 |
| SG48468A1 (en) | 1998-04-17 |
| CN1077714C (zh) | 2002-01-09 |
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Legal Events
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| S111 | Request for change of ownership or part of ownership |
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| S531 | Written request for registration of change of domicile |
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| R371 | Transfer withdrawn |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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Free format text: PAYMENT UNTIL: 20090405 Year of fee payment: 7 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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