KR100243071B1 - 자체 정합 도핑방식의 반도체 장치의 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 239000012535 impurity Substances 0.000 claims abstract description 66
- 238000000034 method Methods 0.000 claims abstract description 63
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 238000005530 etching Methods 0.000 claims abstract description 5
- 150000002500 ions Chemical class 0.000 claims description 30
- 239000000463 material Substances 0.000 claims description 13
- 239000002904 solvent Substances 0.000 claims description 8
- 150000002576 ketones Chemical class 0.000 claims description 3
- 150000001298 alcohols Chemical class 0.000 claims description 2
- 230000001678 irradiating effect Effects 0.000 claims description 2
- 230000008569 process Effects 0.000 abstract description 43
- 238000005468 ion implantation Methods 0.000 abstract description 20
- 239000011521 glass Substances 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 99
- 125000006850 spacer group Chemical group 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 238000000206 photolithography Methods 0.000 description 6
- 238000000576 coating method Methods 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 4
- 238000003475 lamination Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000007772 electrode material Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000007791 liquid phase Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- VSCWAEJMTAWNJL-UHFFFAOYSA-K aluminium trichloride Chemical compound Cl[Al](Cl)Cl VSCWAEJMTAWNJL-UHFFFAOYSA-K 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- KGBXLFKZBHKPEV-UHFFFAOYSA-N boric acid Chemical compound OB(O)O KGBXLFKZBHKPEV-UHFFFAOYSA-N 0.000 description 1
- 239000004327 boric acid Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 125000003010 ionic group Chemical group 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 1
- 229910052753 mercury Inorganic materials 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229920003986 novolac Polymers 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001443 photoexcitation Effects 0.000 description 1
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
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- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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Abstract
레지스트층을 마스크로 하는 불순물 이온 주입처리에 의해 P타입 웰영역에 이온-도핑 소오스 및 드레인 영역(S11, D11)를 형성한 후, 기판 상면에 SOG(스핀 온 글래스)를 도포하고, 경화시켜 레지스트층의 개구부를 메우는 SOG층을 형성한다. 레지스트층 및 그 위에 잔존하는 SOG층을 함께 제거한 후, SOG층을 마스크로 하는 불순물 이온 주입처리에 의해 n타입 웰영역에 이온-도핑 소오스 및 드레인영역(S12, D12)을 형성한다. 이들 이온 도핑된 소오스 및 드레인영역(S12, D12)은 이온도핑된 소오스 및 드레인영역(S11, D11)에 대해 자체정합방식으로 형성된다. SOG층은 두껍게 형성한 SOG층을 에칭 백처리하여 형성해도 된다. 따라서, 본 발명은 어느 불순물 도핑 영역에 대해 다른 불순물 도핑 영역을 자체 정합방식으로 형성하기 위한 간단한 방법을 제공한다.
Description
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 어느 불순물 도핑된 영역에 대해 다른 불순물 도핑 영역을 자체 정합 방식으로 형성하는 처리를 포함하는 반도체 장치의 제조 방법에 관한 것이다.
현재까지 알려져있는 상보 MOS 타입 집적회로(CMOS타입 IC)를 제조하는 한 방법을 도14 내지 도17에 도시하였다.
도14에 도시한 처리에서는 n타입 반도체 기판(10)의 표면층에, p-타입 웰 영역(12), n-타입 웰 영역(14), 필드 절연막(16)등을 형성한다. 절연막(16)의 모우트(16A)에서는 게이트 절연막(18a)상에 게이트 전극층(20a)을 형성하고, 절연막(16)의 또다른 모우트(16B)에서는 게이트 절연막(18b)상에 게이트 전극층(20b)을 형성한다. 공지의 사진 석판술에 의해서 기판의 상부 표면상에는 상기 모우트(16A)를 노출시키는 개방부를 가지는 레지스트층(24)을 형성한다. 이후, 레지스트층(24), 절연막(16) 및 전극층(20a)을 마스크로 이용함으로써, 상기 절연막(18a)을 거쳐 웰 영역(12)의 표면 영역으로 불순 이온(즉 P+)들을 선택적으로 주입함으로써, 비교적 낮은 농도의 불순물 도핑된 소오스 및 드레인 영역(S11및 D11)을 형성한다.
도14에 도시된 이온 주입 처리에서는 기판(10)을 회전시키면서, 기판(10)의 표면의 법선으로부터 소정 각도만큼 기울어진 입사각으로 이온을 주입한다. 이온 주입후, 공지의 방법으로 레지스트막(24)을 제거한다.
도15에 도시한 처리에서는 모우트(16B)를 노출시키는 개방부를 가지는 레지스트층(26)을 형성한다. 이후, 레지스트층(26), 절연막(16), 전극층(20b)을 마스크로 이용함으로써, 상기 절연막(18b)을 거쳐 웰 영역(14)의 표면 영역으로 불순 이온(즉 BF2 +)들을 선택적으로 주입함으로써, 비교적 낮은 농도의 불순물 도핑된 소오스 및 드레인 영역(S12및 D12)을 형성한다.
이러한 이온 주입 처리에서는 도14에 도시한 처리에서와 마찬가지로 기판(10)을 회전시키면서, 기판(10)의 표면의 법선으로부터 소정 각도만큼 기울어진 입사각으로 이온을 주입한 후, 레지스트막(26)을 제거한다.
도16에 도시한 처리에서는 화학적 기상성장법(CVD)등에 의해서 기판의 상부 표면상에 실리콘 산화물등의 절연막을 도포한다. 다음에, 절연막을 에칭하여 소오스 및 드레인쪽위의 전극층(20a)의 측벽상의 사이드 스페이서(22a) 및 소오스 및 드레인쪽위의 전극층(20b)의 측벽상의 사이드 스페이서(22b)를 형성한다. 또한, 이러한 에칭-백 처리는 절연막(18a, 18b)를 에칭하여, 전극층(20a) 및 사이스 스페이서(22a)의 하부에서만(전극층(20b) 및 사이스 스페이서(22b)의 하부에서만) 이들을 남긴다. 좌측 절연막(18a, 18b)은 게이트 절연막으로 이용된다.
모우트(16B)를 노출시키는 개방부를 가지는 레지스트층(28)을 형성한다. 이후, 레지스트층(28), 절연막(16), 절연막(18b) 및 전극층(20b)의 적층, 절연막(18b) 및 사이드 스페이서(22b)의 적층을 마스크로 이용함으로써, 웰 영역(14)의 표면 영역으로 불순 이온(즉 BF2 +)들을 선택적으로 주입함으로써, 비교적 높은 농도의 불순물 도핑된 소오스 및 드레인 영역(S22및 D22)을 형성한다. 이러한 이온 주입 처리에서는 보통 기판(10)의 표면에 직각인 입사각으로 이온을 주입한다. 이후, 레지스트층(28)을 제거한다.
도17에 도시한 처리에서는 모우트(16A)를 노출시키는 개방부를 가지는 레지스트층(30)을 형성한다. 이후, 레지스트층(30), 절연막(16), 절연막(18a) 및 전극층(20a)의 적층, 절연막(18a) 및 사이드 스페이서(22a)의 적층을 마스크로 이용함으로써, 웰 영역(12)의 표면 영역으로 불순 이온(즉 P+)들을 선택적으로 주입하여, 비교적 높은 농도의 불순물 도핑된 소오스 및 드레인 영역(S21및 D21)을 형성한다. 이러한 이온 주입 처리에서는 보통 기판(10)의 표면에 직각인 입사각으로 이온을 주입한다. 레지스트층(30)을 제거한 후, 어니일링 처리하여 주입된 불순이온을 활성화시킨다.
CMOS 타입의 IC를 제조하는 또다른 종래의 방법은 도18 및 도19에 도시한 바와 같이 제안되어왔다. 도18 및 도19에서, 도14 내지 도17에서와 유사한 부분은 같은 참고부호로 표시하며, 그 상세한 설명은 생략한다.
도18에 도시한 처리에서는 게이트 절연막을 형성한 후, 기판의 상부 표면상에 폴리실리콘 또는 폴리사이드(폴리실리콘상의 실리사이드)의 게이트 전극 재료층을 도포한다. 상기 게이트 전극재료층 및 게이트 절연막은 바람직한 게이트 구조로 패턴화되어 게이트 절연막(18a, 18b) 및 게이트 전극층(20a, 20b)을 형성한다.
도14에 도시한 처리와 마찬가지로, 웰 영역(12)내에 불순물 도핑된 영역(S11및 D11)이 형성된다. 도15에 도시한 처리와 마찬가지로, 웰 영역(14)내에 불순물 도핑된 영역(S12및 D12)이 형성된다.
도19에 도시한 처리에서는 소오스 및 드레인쪽위의 절연막(18a) 및 전극층(20a)의 적층의 측벽상에 사이드 스페이서(22a)를 형성하고, 소오스 및 드레인쪽위의 절연막(18b) 및 전극층(20b)의 적층의 측벽상에 사이드 스페이서(22b)를 형성한다. 도16에 도시한 처리와 마찬가지로 웰 영역(14)내에 불순물 도핑된 영역(S22및 D22)이 형성되고, 도17에 도시한 처리에서와 마찬가지로 웰 영역(12)내에 불순물 도핑된 영역(S21및 D21)이 형성된다. 이후, 어리일링 처리하여 도핑된 불순물 이온을 활성화시킨다.
도20 내지 도22에 도시한 바와 같은 웰 형성 방법은 예를 들면 일본 특허 공개 공보 제4-343261를 참고한다.
도20에 도시한 처리에서는 n타입의 반도체기판(10)의 표면상에 실리콘 산화물막(32)을 형성한 후, 레지스트패턴(34)를 마스크로 이용함으로써 실리콘 산화물막(32)을 거쳐 기판의 표면영역내로 불순 이온(즉 P+)을 선택적으로 주입하여, 불순물 도핑 영역(W1)을 형성한다. 액상 성장에 의해 레지스트층(34)의 개방부에만 실리콘 산화물막(36)을 형성한다.
도21에 도시한 처리에서는 레지스트막(34)을 제거한 후, 실리콘 산화물막(36)을 마스크로 이용함으로써 불순 이온(즉, B+)을 실리콘 산화물막(32)을 거쳐 기판의 표면 영역으로 선택적으로 주입하여, 불순물 도핑 영역(W2)을 형성한다.
도22에 도시한 처리에서는 실리콘 산화물막(36)을 제거한 후, 어니일링 처리하여 도핑된 불순물 이온을 활성화한다. 그러므로, 불순물 도핑된 영역(W1, W2)에 각각 n타입의 웰 영역(38(1)), p타입의 웰 영역(38(2))이 형성된다.
도14 내지 도17에 도시한 방법 또는 도18 및 도19에 도시한 방법은 레지스트 마스크를 형성하고 불순물 이온을 주입하기 위해서 사진석판술 처리를 4회 행하는 것을 필요로 한다. 이는 마스크 정합 에러, 제조 시간의 장기화, 높은 비용 등의 문제를 야기한다.
도20 내지 도22에 도시한 방법은 액상성장막(36)을 마스크로 이용한다. 그러므로, 이 방법은 불순물 도핑 영역(W1)에 대한 자체 정합 방식으로 불순물 도핑 영역(W2)을 형성할 수 있는 이점과 한 번의 사진석판술 처리를 생략할 수 있는 이점을 가진다.
그런데, 도20 내지 도22에 도시한 이러한 방법은 다음과 같은 문제를 가진다. 액상 성장에 이용되는 실리콘 이산화물의 과포화 용액은 붕산, 삼염화알루미늄, 알루미늄 또는 기타 성분을 포함하고 있기 때문에, 하부의 성장층이 게이트 전극, 소오스 영역, 드레인 영역등이면 실리콘 산화물 막(32) 등의 보호막을 형성한 후 이를 제거할 필요가 있다. 이는 제조 과정을 복잡하게 만드는 요인이다.
본 발명의 목적은 다른 불순물 도핑영역에 대해 자체 정합방식으로 불순물 도핑영역을 형성하는 간단한 방법을 제공하는 데에 있다.
제1도 내지 제10도는 본 발명의 일실시예에 따른 CMOS IC 제조방법의 주요 처리를 개략적으로 도시한 기판의 단면도로서,
제1도는 레지스트층 형성단계 및 이온 주입단계를 도시한 도면,
제2도는 제1도의 단계후의 SOG 코팅 단계를 도시한 도면,
제3도는 제2도의 단계후의 레지스트 제거단계를 도시한 도면,
제4도는 제3도의 단계후의 이온 주입단계를 도시한 도면,
제5도는 제4도의 단계후의 SOG 제거단계 및 사이드 스페이서 형성단계를 도시한 도면,
제6도는 제5도의 단계후의 이온 주입단계 및 레지스트층 형성단계를 도시한 도면,
제7도는 제6도의 단계후의 SOG 코팅 단계를 도시한 도면,
제8도는 제7도의 단계후의 레지스트 제거단계를 도시한 도면,
제9도는 제8도의 단계후의 이온 주입 단계를 도시한 도면,
제10도는 제9도의 단계후의 불순물 활성화 단계 및 SOG 제거단계를 도시한 도면,
제11a도 및 제11b도는 레지스트층에 원자외선을 조사하는 처리를 설명하는 그래프,
제12도 및 제13도는 본 발명의 또다른 실시예에 따른 CMOS IC 제조방법의 주요 처리를 개략적으로 도시한 기판의 단면도로서,
제12도는 SOG 코팅 단계를 도시한 도면,
제13도는 제12도의 단계후의 에칭-백 처리단계를 도시한 도면,
제14도 내지 제17도는 종래의 CMOS IC 제조방법의 주요 처리를 도시한 기판의 단면도,
제18도 및 제19도는 또다른 종래의 CMOS IC 제조방법의 주요 처리를 도시한 기판의 단면도,
제20도 내지 제22도는 종래의 웰 형성법의 일예를 도시한 기판의 단면도이다.
〈도면의 주요부분에 대한 부호의 설명〉
10 : n타입 반도체 기판 12 : p타입 웰 영역
14 : n타입 웰 영역 16 : 절연막
18a, 18b : 게이트 절연막 20a, 20b : 게이트 전극층
40 : 레지스트층 42 : SOG층
42R : SOG층
본 발명의 한 특징에 따르면, a) 제1영역 및 제2영역을 가지는 기판을 준비하는 단계와; b) 상기 제2영역위의 개방부를 가지면서 상기 제1영역을 커버하는 레지스트 마스크를 형성하는 단계와; c) 상기 레지스트 마스크를 경화시키는 단계와; d) 상기 제2영역내로 제1타입의 불순물 이온을 주입시키는 단계와; e) 상기 개방부를 채우도록 상기 레지스트 재료에 반발성을 가지는 용제를 포함하는 제2재료로 상기 기판을 도포하는 단계와; f) 상기 제1영역위의 개방부를 가지면서 상기 제2영역을 커버하는 상기 제2재료의 역 마스크를 구비하기 위해서 상기 레지스트 마스크를 제거하는 단계와; g) 상기 제1타입의 불순물 이온에 반대인 제2타입의 불순물 이온을 상기 제1영역내로 주입시키는 단계로 이루어진 것을 특징으로 하는 반도체 장치의 제조방법이 제공되어 있다.
상기 역 마스크는 두꺼운 층을 에칭 백처리함으로써 형성될 수도 있다.
상기 역 마스크는 상기 제1타입의 불순물 도핑된 제2영역을 형성하기 위해서 레지스트 마스크의 개방부에 형성된다. 레지스트 마스크를 제거한 후, 상기 역 마스크를 이용하여 상기 제2타입의 불순물 도핑된 제1영역을 형성한다. 그러므로, 제2타입의 불순물 도핑된 제1영역은 제1불순물 도핑된 제2영역에 대해 자체정합 방식으로 형성될 수 있다.
유기 용제를 포함하는 SOG(스핀 온 글래스)등의 유체 유리를 코팅시키고 경화함으로써 상기 역 마스크를 형성할 수도 있다. 코팅될 표면이 배선 표면, 소오스(또는 드레인) 영역의 표면등이어도 보호막을 필요로 하지 않으므로 제조과정이 간단해진다.
상기한 바와 같이, 다른 불순물 도핑 영역에 대해 자체 정합방식으로 불순물 도핑영역을 형성할 수가 있으므로, 생산성을 향상시키고 제조기간을 단축시키며 제조비를 줄일 수 있다.
도1∼도10는 본 발명의 일실시예에 따른 CMOS형 IC의 제조 방법을 도시하는 도면이다. 도1 내지 도10에 대응하는 공정(1)∼(10)을 순차로 설명한다.
(1) 예를들면 실리콘으로 이루어지는 n타입 반도체 기판(10)의 표면에 주지의 방법으로 p타입 웰 영역(12) 및 n타입 웰 영역(14)을 형성한 후, 주지의 선택산화법에 의해 실리콘 산화물로 이루어지는 필드 절연막(16)을 형성한다. 절연막(16)은 웰 영역(12, 14)에 각각 대응하는 모우트(16A, 16B)을 가진다.
다음에 절연막(16)의 모우트(16A, 16B)내의 실리콘 표면을 열산화하여 실리콘 산화물로 이루어지는 게이트 절연막(18a, 18b)을 형성한다. 그리고, 기판상면에 폴리실리콘 또는 폴리사이드등의 게이트 전극재료층을 퇴적한 후, 그 퇴적층을 소망의 게이트전극 패턴으로 패턴화함으로써 게이트 전극층(20a, 20b)을 게이트 절연막(18a, 18b)상에 각각 형성한다.
다음에, 모우트(16A)을 노출시키면서 모우트(16B)를 커버하는 개방부를 가지는 레지스트층(40)을 사진 석판술 처리에 의해 기판 상면에 형성한다. 예를 들면, 이러한 레지스트층은 노볼랙 타입의 양의 레지스트로 형성되며, 약 1.3㎛의 두께를 가진다. 상기 패턴화된 레지스트층(40)에는 원자외선 조사에 의한 큐어처리를 행하는 것이 바람직하다. 예를 들면, 수은 램프로부터 220-320nm의 주요 파장을 가지는 원자외선을 조사한다. 원자외선이 레지스트층(40)에 적용되면, 경화가 촉진되면, 상기 레지스트 재료가 이온화된다. 예를 들면, 노볼랙 포지티브 레지스트는
을 가지도록 이온화된다. 그러므로, 레지스트층(40)의 내용제성이 향상함과 동시에 레지스트 재료의 성질이 친수성으로 변화되며, 이후 그 표면에 코팅되는 용제포함된 SOG에 반발성을 가지게 된다(레지스트 표면의 가용도가 저하된다). 도11a 및 도11b는 원자외선 조사의 일예를 도시한 도면이다. 가로좌표는 시간을 나타내고, 도11a에서 세로좌표는 레지스트층의 온도를 나타내며, 도11b에서 세로좌표는 램프의 출력 레벨을 나타낸다. 램프 출력은 제로, 하이(H), 로우(L)로 설정되어 있다.
다음에 레지스트층(40)과 절연막(16)과 전극층(20a)을 마스크로 하여 절연막(18a)을 통하여 불순물 이온(예를들면 P+)을 웰 영역(12)의 표면에 선택적으로 주입함으로써 비교적 저농도의 불순물 도핑된 n타입 소오스 및 드레인 영역(S11, D11)을 형성한다. 이 경우 도14에서 도시한 경우와 마찬가지로 이온 입사각을 기판(10) 표면의 법선에서 소정각도 기울인 상태에서 기판(10)을 회전시키면서 이온 주입을 행한다.
(2) 주지의 회전 도포법에 의해 레지스트층(40) 마스크를 가지는 기판상면에 SOG를 도포하고, 경화시켜 레지스트층(40)의 개방부를 메우는 SOG층(42)을 형성한다. SOG는 알콜 및 케톤 등의 용제에서 전개시킨 다음의 SOG일 수 있다.
a) 유기 SOG : RnSi(OH)4-n(R은 -CH3, -C6H5, -C2H5중의 하나)
b) 무기 SOG : Si(OH)4, SOG 대신에, 알콜, 케톤등에서 전개된 하이드로겐 실세스키옥산 및 수지 (HSiO3/2)n가 이용될 수도 있다. 상술한 바와같이 원자외선 조사에 의한 큐어처리를 레지스트층에 실시하였기 때문에, 레지스트층(40)은 SOG의 용매인 알콜에 접촉해도 원형을 유지하고, 변형되거나 녹지않는다. 알콜은 이온기 -OH기가 O+H-로 이온화되어도 레지스트 재료보다 덜 이온화되므로, 자외선으로 경화시킨 레지스트 재료에 반발성을 가진다. 따라서, 레지스트층(40)상에서는 SOG가 겉돌게 되고, 잘 도포되지 않는다. 이 결과 SOG는 도2에 도시한 바와 같이 주로 레지스트층(40)의 개방부내에 SOG층(42)처럼 남고, 레지스트층(40)상에는 SOG층(42R)처럼 조금만 남는다.
레지스트층(40)은 내열성이 낮다. 따라서, SOG를 도포한 후 큐어베이크를 행할 경우는 고온(예를들면 200℃이상)에서의 베이킹을 행하지 않도록 주의할 필요가 있다.
(3) 광여기의 O3애싱처리(ashing) 및 H2SO4/H2O2세정처리등에 의해 레지스트층(40)을 제거한다. 이 때, 레지스트층(40)상의 SOG(42R)도 함께 제거(리프트 오프)된다. 따라서, 모우트(16A)를 커버하면서 모우트(16B)를 노출시키는 SOG층(42)으로 된 역 마스크가 형성된다.
(4) 레지스트층(40)에 의해서 자체 정합된 SOG층(42)과 절연막(16)과 전극층(20b)을 마스크로 하여 절연막(18b)을 통하여 불순물 이온(예를들면 BF2 +)을 웰 영역(14)의 표면에 선택적으로 주입함으로써, 비교적 저농도의 불순물 도핑된 p타입 소오스 및 드레인 영역(S12, D12)을 형성한다. 이 때의 이온 주입은 도1의 경우와 마찬가지로 이온 입사각을 기판(10) 표면의 법선에서부터 소정의 각도 기울인 상태에서 기판(10)을 회전시키면서 행한다. 상기 공정에서는 n채널 MOSFET용 불순물 이온 주입은 레지스트층(40)을 마스크로 이용하여 행해졌으며, p채널 MOSFET용 불순물 이온 주입은 SOG층을 마스크로 이용하여 행해졌다. 대신, 레지스트 마스크를 이용하여 p채널 MOSFET용 이온 주입을 행하고, SOG층을 마스크로 이용하여 n채널 MOSFET용 이온 주입을 행할 수도 있다. 이온 종류를 변경시켜도 됨은 물론이다.
(5) 희석시킨 플루오르수소산을 이용하여 SOG층(42)을 제거한다. 그리고 기판상면에 CVD법등에 의해 실리콘 산화물등의 절연막을 퇴적한 후 이를 에칭 백처리함으로써 전극층(20a)의 소오스측 및 드레인측의 측벽에 사이드 스페이서(22a)를 형성함과 동시에 전극층(20b)의 소오스측 및 드레인측의 측벽에 사이드 스페이서(22b)를 형성한다. 또한 이 때의 에칭백 처리는 절연막(18a, 18b)을 에칭하여, 이들을 전극층(20a) 및 사이드 스페이서(22a)의 바로 밑과, 전극층(20b) 및 사이드 스페이서(22b)의 바로 밑에만 잔존시킨다.
(6) 모우트(16A)을 노출시키는 개방부를 가지는 레지스트층(44)을 사진 석판술 처리에 의해 형성한다. 레지스트층(44)에는 도1에서 도시한 경우와 마찬가지로 원자외선 조사에 의한 큐어처리를 실시하는 것이 바람직하다.
다음에 레지스트층(44)과 절연막(16)과 절연막(18a) 및 전극층(20a)의 적층과 절연막(18a) 및 사이드 스페이서(22a)의 적층을 마스크로 이용하여, 불순물 이온(예를들면 P+)을 웰 영역(12)의 표면에 선택적으로 주입함으로써 비교적 고농도의 불순물 도핑된 n타입 소오스 및 드레인 영역(S21, D21)을 형성한다. 이 때의 이온 주입은 이온 입사각이 기판(10)의 표면과 대략 직각을 이루는 상태에서 행한다.
(7) 도2에서 도시한 공정과 마찬가지로 레지스트층(44)의 개방부를 메우는 SOG층(46)을 형성한다.
(8) 도3에서 도시한 공정과 마찬가지로 레지스트층(44)을 그 위의 레지스트층(46R)가 함께 제거한다. 이에 의해, 도3에 도시한 공정과 마찬가지로 역 마스크가 형성된다.
(9) SOG층(46)과 절연막(16)과 절연막(18b) 및 전극층(20b)의 적층과 절연막(18b) 및 사이드 스페이서(22b)의 적층을 마스크로 이용하여, 불순물 이온(예를들면 BF2 +)을 웰 영역(14)의 표면에 선택적으로 주입함으로써, 비교적 고농도의 불순물 도핑된 p타입 소오스 및 드레인영역(S22, D22)을 형성한다. 이 때의 이온 주입은 이온 입사각이 기판(10)의 표면과 대략 직각을 이루는 상태에서 행한다.
(10) 도5에서 도시한 공정과 마찬가지로 하여 SOG층(46)을 제거한다. 그리고 주입된 불순물 이온의 활성화를 위한 어니일링 처리를 행한다. 이 결과 불순물 도핑영역 S11및 D11에 대응하는 n-타입의 소오스 및 드레인 영역(50, 52)과, 불순물 도핑영역 S12및 D12에 대응하는 p-타입의 소오스 및 드레인 영역(54, 56)과, 불순물 도핑영역 S21및 D21에 대응하는 n-타입의 소오스 및 드레인 영역(58, 60)과, 불순물 도핑영역 S22및 D22에 대응하는 p+타입의 소오스 및 드레인 영역(62, 64)을 얻을 수 있다.
상기한 실시형태에서는 SOG를 레지스트층의 개방부의 깊이보다 얇게 도포하고 불순물 마스크용의 SOG층을 형성하는 예를 도시했는데, 다른 예로 도12, 13에 도시하는 바와같이 SOG를 레지스트층의 개방부의 깊이보다 두껍게 도포하여 에치 백처리를 행함으로써 불순물 마스크용의 SOG층을 형성해도 된다.
즉 도12의 공정에서는 도1의 공정에 이어 SOG를 회전 도포하고, 경화시켜 레지스트층(40) 및 그 개방부를 피복하도록 SOG층(43)을 형성한다. 이 경우 도1의 공정에서는 원자외선 조사에 의한 큐어처리를 생략해도 된다.
다음에 도12의 공정에서는 레지스트층(40)의 상면이 노출될 때까지 SOG층(43)에 대해 에칭 백처리를 실시하고, 레지스트층(40)의 개방부를 메우도록 SOG층(43)의 일부를 에칭처리하지 않고 잔존시킨다. 이 후, 도3의 공정에서 SOG층(45)을 상술의 SOG층(42)과 마찬가지로 불순물 마스크로 이용한다.
도7의 공정에 대신하여 도12, 도13의 공정을 이용할 수도 있고, SOG층(46)대신에 SOG층(45)과 같은 SOG층을 이용할 수도 있다.
상기한 실시형태에 의하면, 불순물 도핑영역 S12및 D12은 불순물 도핑영역 S11및 D11에 대해 자체 정합방식으로 형성됨과 동시에, 불순물 도핑영역 S22및 D22은 불순물 도핑영역 S21및 D21에 대해 자체정합방식으로 형성된다. 또, 사진석판술 처리는 도14 내지 도19의 종래방법에서 필요되는 4회보다 2회 감소될 수 있다. 또한 SOG층(42, 45, 46)의 하부에 보호막을 형성하지 않아도 되므로 공정이 간단해진다. 따라서, LDD(Lightly Doped Drain)구조를 가지는 CMOS형 IC를 높은 생산성으로 단공기에 또한 낮은 제조비로 제조할 수 있다.
본 발명은 상기한 실시형태에 한정되지 않고, 다양한 변형형태로 실시가능하다. 예를들면 다음과 같은 변경이 가능하다.
(1) 도18, 19에 도시한 CMOS형 IC 제조방법에 있어서도 본 발명의 도1 내지 도10 및 도12 및 도13의 실시예를 적용시킬 수 있다.
(2) 본 발명의 실시예는 도20 내지 도22에 도시한 웰 형성법에도 적용될 수 있고, 또한 n타입 및 P타입 웰 영역에 각각 임계 전압조정을 위해 이온 주입할 경우에도 적용할 수 있다.
본 발명을 몇몇 바람직한 실시예에 대해 설명하였으나, 본 발명은 이에만 제한되는 것은 아니며, 당 분야의 전문가에 의한 여러 변형, 개선, 조합등이 가능함은 물론이다.
이상과 같이, 본 발명에 의하면, 어느 불순물 도핑영역에 대해 다른 불순물 도핑영역을 자체 정합방식으로 간단히 형성할 수 있고, 생산성의 향상, 제조공기의 단축 및 제조비 저감이 가능해지는 효과를 얻을 수 있다.
Claims (8)
- a) 제1영역 및 제2영역을 가지는 기판을 준비하는 단계와; b) 상기 제2영역위의 개방부를 가지면서 상기 제1영역을 커버하는 레지스트 마스크를 형성하는 단계와; c) 상기 레지스트 마스크를 경화시키는 단계와; d) 상기 제2영역내로 제1타입의 불순물 이온을 주입시키는 단계와; e) 상기 개방부를 채우도록 상기 레지스트 재료에 반발성을 가지는 용제를 포함하는 제2재료로 상기 기판을 도포하는 단계와; f) 상기 제1영역위의 개방부를 가지면서 상기 제2영역을 커버하는 상기 제2재료의 역 마스크를 설치하도록 상기 레지스트 마스크를 제거하는 단계와; g) 상기 제1타입의 불순물 이온에 반대인 제2타입의 불순물 이온을 상기 제1영역내로 주입시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, h) 상기 역 마스크를 제거하는 단계와; i) 상기 기판상에 절연층을 형성하는 단계와; j) 상기 절연층을 이방성으로 에칭하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 c)단계는 상기 레지스트 마스크에 자외선을 조사하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제2항에 있어서, 상기 제1 및 제2영역에 게이트 전극 구조물을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 제2재료는 RnSi(OH)4-n, Si(OH)4, (HSiO3/2)n으로 이루어진 일군(단, R은 -CH3, -C6H5, -C2H5로 이루어진 일군으로부터 선택됨)으로부터 선택된 재료 및 용제로 이루어진 것을 특징으로 하는 반도체 장치의 제조방법.
- 제5항에 있어서, 상기 용제는 알콜 및 케톤으로 이루어진 일군으로부터 선택된 재료로 이루어진 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 e)단계이후에 200℃미만의 온도에서 상기 제2재료를 베이킹하는 e-1)단계를 추가로 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 b)단계 내지 상기 g)단계를 반복하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP96-71482 | 1996-03-02 | ||
| JP8071482A JPH09246400A (ja) | 1996-03-02 | 1996-03-02 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970067622A KR970067622A (ko) | 1997-10-13 |
| KR100243071B1 true KR100243071B1 (ko) | 2000-02-01 |
Family
ID=13461915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970006825A KR100243071B1 (ko) | 1996-03-02 | 1997-02-28 | 자체 정합 도핑방식의 반도체 장치의 제조방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5731214A (ko) |
| JP (1) | JPH09246400A (ko) |
| KR (1) | KR100243071B1 (ko) |
| TW (1) | TW363207B (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5854101A (en) * | 1997-04-04 | 1998-12-29 | Powerchip Semiconductor Corporation | Low mask count CMOS process with inverse-T gate LDD structure |
| KR19990057085A (ko) * | 1997-12-29 | 1999-07-15 | 구본준 | 반도체 소자의 웰 형성방법 |
| US5958630A (en) * | 1997-12-30 | 1999-09-28 | Kabushiki Kaisha Toshiba | Phase shifting mask and method of manufacturing the same |
| US6235545B1 (en) | 1999-02-16 | 2001-05-22 | Micron Technology, Inc. | Methods of treating regions of substantially upright silicon-comprising structures, method of treating silicon-comprising emitter structures, methods of forming field emission display devices, and cathode assemblies |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4578859A (en) * | 1984-08-22 | 1986-04-01 | Harris Corporation | Implant mask reversal process |
| US4600445A (en) * | 1984-09-14 | 1986-07-15 | International Business Machines Corporation | Process for making self aligned field isolation regions in a semiconductor substrate |
| US4558508A (en) * | 1984-10-15 | 1985-12-17 | International Business Machines Corporation | Process of making dual well CMOS semiconductor structure with aligned field-dopings using single masking step |
| US4767721A (en) * | 1986-02-10 | 1988-08-30 | Hughes Aircraft Company | Double layer photoresist process for well self-align and ion implantation masking |
| US4764477A (en) * | 1987-04-06 | 1988-08-16 | Motorola, Inc. | CMOS process flow with small gate geometry LDO N-channel transistors |
| US4956306A (en) * | 1988-11-03 | 1990-09-11 | Harris Corporation | Method for forming complementary patterns in a semiconductor material while using a single masking step |
| JPH04343264A (ja) * | 1991-05-21 | 1992-11-30 | Nec Corp | 半導体装置の製造方法 |
-
1996
- 1996-03-02 JP JP8071482A patent/JPH09246400A/ja active Pending
-
1997
- 1997-02-27 TW TW086102406A patent/TW363207B/zh not_active IP Right Cessation
- 1997-02-28 KR KR1019970006825A patent/KR100243071B1/ko not_active IP Right Cessation
- 1997-02-28 US US08/808,241 patent/US5731214A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| TW363207B (en) | 1999-07-01 |
| US5731214A (en) | 1998-03-24 |
| KR970067622A (ko) | 1997-10-13 |
| JPH09246400A (ja) | 1997-09-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111019 Year of fee payment: 13 |
|
| LAPS | Lapse due to unpaid annual fee |