KR100240589B1 - 반도체소자의금속배선식각방법 - Google Patents

Abstract

본 발명은 반도체 소자의 금속 배선 식각 방법에 관한 것으로, 반도체기판 (1), 상기 반도체기판(1)상의 절연층(2)에 매립되어 있는 전도층(3)과의 접속을 이루는 반도체 소자의 금속 배선 식각 방법에 있어서, 전도층(3)에 콘택을 형성 하기 위하여 감광막(P/R)으로 마스크 패턴하고 상기 절연층(2)을 식각하여 상기 전도층(3)에 콘택홀을 형성한 다음에 선택 텅스텐(4)을 증착하는 제1단계, 상기 제1단계 후에 금속(5)을 증착하고 상기 금속(5)과 텅스텐(4)을 소정의 크기로 접속을 이루게 하기위하여 감광막을 증착하여 패턴을 형성하는 제2단계, 상기 제2단계 후에 상기 금속(5)을 소정의 크기로 형성하고 소정의 크기로 형성 되어진 상기 금속(5)의 정형으로 과다증착된 텅스텐(4)을 식각하는 제3단계로 구비되는 것을 특징으로 하는 반도체 소자의 금속 배선 식각 방법에 관한 것이다.

Description

반도체 소자의 금속 배선 식각 방법

제1도는 종래의 금속 배선 식각 상태도.

제2도는 본 발명에 따른 금속 배선 식각 공정도.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체기판 2 : 절연층

3 : 전도층 4 : 텅스텐

5 : 금속

본 발명은 반도체 소자의 금속 배선 식각 방법에 관한 것이다.

반도체 소자의 금속 배선시 발생하는 과도 성장된 텅스텐을 제거 하기 위한 종래의 기술을 제1도를 통하여 자세히 살펴보면, 도면에서 1은 반도체기판, 2는 절연층, 3은 전도층, 4는 텅스텐을 각각 나타낸다.

상기 제1도는 반도체기판(1)의 활성영역과 매립된 전도층(3)의 금속배선을 형성 하는 단면도로서 도면에 도시된 바와 같이 배선부위에 콘택홀을 형성 하기위해 상기 절연층(2)을 선택 식각하여 전도체인 텅스텐(4)를 증착한 다음에 과다증착된 상기 텅스텐(4)을 감광막(photoresist; P/R) 에치백(each back)한 단면도 이다.

상기 감광막 에치백 공정은 상기 텅스텐(4)를 증착한 후에 감광막을 도포하여 감광막과 텅스텐에 대한 식각선택 비가 1:1인 에천트(etchant)로 에치백 공정을 하는데, 이때에 콘택홀내에 서브트렌치(sub-trench)가 발생하게 되고 이로인한 금속선이 단락되어 소자의 신뢰성 문제점을 야기하게 된다.

상기 문제점을 해결 하기위한 본 발명은 종래의 금속 배선 식각 공정에서 있어서 선택 텅스텐을 성장시킨 후에 금속층을 증착하고 마스크를 이용하여 금속선을 정형함과 동시에 과다성장된 텅스텐을 제거하여 상기 종래의 감광막 에치 백 공정에서 발생되는 콘택홀내의 서브 트렌치의 문제점을 해결 하는 반도체 소자의 금속 배선 식각 방법을 제공 하는데 그 목적이 있다.

상기 목적을 달성 하기 위하여 본 발명은 반도체기판, 상기 반도체기판상의 절연층에 매립되어 있는 전도층과의 접속을 이루는반도체 소자의 금속 배선 식각 방법에 있어서, 전도층에 콘택을 형성 하기 위하여 감광막(P/R)으로 마스크 패턴하고 상기 절연층을 식각하여 상기 전도층에 콘택홀을 형성한 다음에 선택 텅스텐을 증착하는 제1단계, 상기 제1단계 후에 금속을 증착하고 상기 금속과 텅스텐을 소정의 크기로 접속을 이루게 하기위하여 감광막을 증착하여 패턴을 형성하는 제2단계, 및 상기 제2단계후에 상기 금속을 소정의 크기로 형성하고 소정의 크기로 형성 되어진 상기 금속의 정형으로 과다증착된 텅스텐을 식각하는 제3단계로 구비되는 것을 특징으로 한다.

이하, 첨부된 도면 제2도를 참조하여 본 발명에 따른 일실시예를 자세히 설명하면, 5는 금속을 나타낸다.

제2a도는 반도체기판(1)상에 전도층(3)이 매립되어 있는 절연층(2)을 상기 매립된 전도층(3)과반도체기판(1)에 콘택을 형성 하기 위하여 감광막(P/R)으로 마스크 패턴한 단면도이다.

제2b도는 상기 마스크 패턴으로 절연층(2)을 식각하여 상기 전도층(3)과 반도체기판(1)에 콘택홀을 형성한 단면도이다.

제2c도는 상기 형성된 콘택홀에 선택 텅스텐(4)을 증착한 단면도이다.

제2d도는 선택 텅스텐(4) 증착 후에 금속(5)을 증착한 단면도이다.

제2e도는 상기 금속(5)을 소정의 크기로 상기 선택 텅스텐(4)과 접속을 이루게 하기위하여 감광막을 증착하여 패턴을 형성한 단면도이다.

제2f도는 상기 감광막 패턴으로 상기 금속(5)을 소정의 크기로 형성한 단면도이다.

제2g도는 상기 소정의 크기로 형성 되어지는 상기 금속(5)의 정형으로 과다증착된 텅스텐(4)을 제거한 단면도이다.

상기와 같이 이루어지는 본 발명은 감광막 에치 백 공정에서 발생되는 콘택홀내의 서브 트렌치로 인한 금속 단락현상을 방지할 수 있으며 감광막을 증착하고 에치백하는 공정을 생략 함으로써 공정의 단순화 및 이로인한 경제적 비용감소와 소자의 신뢰성을 향상 시키는 효과가 있다.

Claims (1)

1. 반도체기판(1), 상기 반도체기판(1)상의 절연층(2)에 매립되어 있는 전도층(3)과의 접속을 이루는 반도체 소자의 금속 배선 식각 방법에 있어서, 전도층(3)에 콘택을 형성 하기 위하여 감광막(P/R)으로 마스크 패턴하고 상기 절연층(2)을 식각하여 상기 전도층(3)에 콘택홀을 형성한 다음에 선택 텅스텐(4)을 증착하는 제1단계, 상기 제1단계 후에 금속(5)을 증착하고 상기 금속(5)과 텅스텐(4)을 소정의 크기로 접속을 이루게 하기위하여 감광막을 증착하여 패턴을 형성하는 제2단계, 및 상기 제2단계 후에 상기 금속(5)을 소정의 크기로 형성하고 소정의 크기로 형성 되어진 상기 금속(5)의 정형으로 과다증착된 텅스텐(4)을 식각하는 제3단계로 구비되는 것을 특징으로 하는 반도체 소자의 금속 배선 식각 방법.