KR100237096B1 - 반도체 장치 제조 방법 - Google Patents
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Abstract
반도체 몸체는 영역 (14)의 노출된 표면 구역 (14a)을 경계로 하는 절연 재료의 측벽 (13)을 한정하는 개구 (12)를 형성하는 절연층 (11)을 갖는 표면 구조 (10)을 갖는다. 활성층 (15)은 노출된 표면 구역 (14a) 및 개구 (12)의 측벽 (13)상에 제공되고, 전기적으로 도전적인 재료는 개구 (12)에서 전기적으로 도전적인 영역 (16)을 형성하기 위해 활성층 (15)상에 적층된다.
활성층은 측벽 (13)상에서 재료 (15a)가 노출된 표면 구역 (14a)상의 재료 (15b)으로부터 다른 특성을 갖도록 제공되고 전기적으로 도전적인 재료가 개구 측벽상에서 거의 또는 아무런 적층이 발생하지 않도록 밑에 있는 영역의 표면 구역 (14a)상에서 오직 활성층 부분 (15b)을 남기는 개구 (12)의 측벽 (13)으로부터 재료 (15a)를 제거하기 위해 선택적으로 예치되고, 그럼으로써 전기적으로 도전적인 재료의 측면 방법 성장을 방지하고 그럼으로써 전기적으로 도전적인 영역에서 형성되는 보이드의 가능성을 피하거나 적어도 감소시킨다.
Description
제1도 내지 제5도는 본 발명에 따른 방법을 예시하기 위한 반도체 몸체 부분의 단면도.
제6도는 접촉 구멍이 본 발명에 따른 방법에 의해 채워지는 반도체 장치 부분의 단면도.
제7도는 금속화 레벨간에 상호 접속이 본 발명에 따른 방법에 의해 형성되는 다른 반도체 장치 부분의 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 절연층 13 : 측벽
15 : 활성층 34 : 절연 게이트
37 : 실리사이드 영역
본 발명은 반도체 장치를 제조하는 방법에 관련하며, 그 방법은 절연층 밑에 영역의 노출된 표면 구역을 경계로 하는 절연 재료의 측벽을 한정하는 개구를 형성하는 것을 통해 절연층을 포함하는 표면 구조를 주요 표면에서 갖는 반도체 몸체를 제공하고, 개구의 측벽 및 노출된 표면 구역상의 활성층을 제공하고, 밑에 있는 영역과 전기적인 접촉에서의 개구에서 전기적인 영역을 형성하는 전기적으로 도전적인 재료를 적층하는 것을 포함한다.
US-A-4822753 은 그런 방법을 설명한다. US-A-4822753에서 설명된 방법에서, 절연층에서 개구는 실리콘 디바이스 영역의 실리사이드 표면 구역을 노출하고 활성층은 절연층에 대해 티타늄 질화물 층을 적층하는 블랭킷 (blanket)에 의해 제공된다. 그런후 스핀-온-글래스 (spin-on-glass)와 같은 레벨링 (levelling)또는 플레이너라이징(planarising) 에이젠트(agent)는 개구를 채우기 위해 표면에 대해 공급된다. 그런후 레벨링 에이젠트는 개구에서 오직 레벨링 에이젠트를 남기기 위해 비등방성적으로 에치된다. 그런후 활성적이거나 핵이 있는 층은 활성층의 노출된 구역을 제거하기 위해 마스크로써 레벨링 에이젠트를 사용해서 에치된다. 나머지의 레벨링 에이전트의 제거후, 티타늄 질화물 활성층은 개구에 의해 노출된 밑에 있는 영역과 전기적인 접촉에서 전기적으로 도전적인 재료 영역 또는 플러그(plug)를 형성하기 위해 텅스텐의 선택적인 적층에 대해 핵 형성 표면을 제공한다.
US-A-4822753에서 설명된 방법에서, 레벨링 에이젠트는 제거되기 위한 절연층의 표면에서 활성층 부분을 가능하게 하는 에치 마스크로써 동작한다. 그러나, 개구의 측벽은 나버지의 레벨링 에이젠트의 제거후 활성층에 의해 커버되어 남는다. 따라서, 전기적으로 도전적인 재료에 대한 핵 형성 위치는 전기적으로 도전적인 재료가 표면 구역뿐만 아니라 측벽으로부터 적층될 수 있고 그러므로써 “성장”되도록 하기 위해 개구의 측벽상에서 뿐만 아니라 접촉되기 위한 표면 구역에서도 제공된다. 전기적으로 도전적인 재료의 그런 측벽 성장은 밑에 있는 영역에 전기적인 접촉의 품질에 결정적으로 영향을 미칠 수 있는 전기적으로 도전적인 영역 또는 플러그에서 보이드 (voids) 또는 스페이스 (spaces)를 결과로 한다.
본 발명의 목적은 전기적으로 접촉되기 위해 표면 구역상에서만이 제공되기 위한 활성층을 가능하게 하고 노출된 표면 구역의 성질에 의존하지 않는 반도체 장치를 제조하는 방법을 제공하는 것이다.
본 발명에 따라, 반도체 장치를 제조하는 방법이 제공되고, 그 방법은 절연층 밑의 영역의 노출된 표면 구역을 경계로 하는 절연 재료의 측벽을 한정하는 개구를 형성하는 것을 통해 절연층을 포함하는 표면 구조를 주요 표면에서 갖는 반도체 몸체를 제공하고, 개구의 측벽 및 노출된 표면 구역상에 활성층을 제공하고, 밑에 있는 영역과의 전기적인 접촉에서의 개구에서 전기적으로 도전적인 영역을 형성하기 위해 활성층상에 전기적으로 도전적인 재료를 적층하고, 측벽상에서 활성층 재료가 전기적으로 도전적인 재료를 적층하기 전에 개구의 측벽으로부터 활성층 재료를 제거하기 위해 활성층을 선택적으로 에칭하고 노출된 표면 구역상에서 활성층 재료로부터 다른 특징을 갖게 되도록 활성층을 제공하는 것을 특징으로 한다.
그러므로, 본 발명에 따른 방법에서, 활성층은 개구의 측벽상에 활성층 부분이 활성층의 측벽 부분을 제거하는 것을 가능함으로써 밑에 있는 영역의 표면 구역상의 부분에 관련해 선택적으로 에치되는 방법으로 제공된다.
따라서, 전기적인 재료의 적층이 표면 구역으로부터 전기적으로 도전적인 상황의 “성장”을 일으키는 활성층상에서 발생되도록 밑에 있는 영역의 표면 구역상에 활성층 부분이 남는다. 전기적으로 도전적인 재료는 개구 측벽상에서 거의 또는 적층이 되지 않음으로써 전기적으로 도전적인 재료의 측벽 방법 성장을 방지하고 전기적으로 도전적인 영역에서 형성되는 보이드의 가능성을 피하거나 적어도 감소시킨다.
부가적으로 그런 방법은 접촉되는 표면 구역의 특성에 의존하지 않는다. 특히, 본 방법은 활성층의 선택적인 적층을 표면 구역상에서만이 가능하게 하는 표면 구역상에 의존하지 않는다. 오히려, 활성층은 표면 구역 및 개구의 측벽상에서 제공됨으로써 측벽으로부터 선택적으로 제거된다. 그것은 표면 구역을 예를 들어, 금속, 실리사이드 또는 실리콘 표면 구역으로 되게 하고, 특히 전기적인 접촉을 반도체 장치 영역에 가능하게 하는 접촉 구역 또는 접촉 구멍의 경우, 그것은 개구가 접촉되는 영역에 인접한 절연 영역으로 이르는(예를 들어, 배열 잘못 때문에) 곳조차도 전기적으로 도전적인 영역의 형성을 허여한다.
활성층은 절연층에 대해 활성층에 의해 적층함으로써 개구의 측벽 및 노출된 표면 구역상에 제공될 수 있고 절연층의 상부 표면으로부터 활성층을 제거한다. 절연층의 상부 표면상에서 활성층 부분은 광 감지 레지스트 또는 마스크 층에 대한 요구를 피하는 것을 연마함으로써 제거될 수 있다. 그것은 레지스트 또는 다른 마스크에 대한 요구없이 활성층의 상부 표면 부분을 제거하는 단순한 방법을 제공한다. 물론, 광 감지 레지스트 마스크를 예로 하는 마스크는 활성층의 상부표면 부분의 제거를 가능하게 하기 위해 사용할 수 있었다.
양호한 방법에서, 활성층은 스퍼터링(sputtering)에 의해 제공된 티타늄-텅스텐 합금이다. 본 발명자는 티타늄-텅스텐 합금이 스퍼터링에 의해 적층될 때, 스퍼터링 방향에 일반적으로 횡단하는 표면 구역상의 합금 복합체는 스퍼터링 방향에 일반적으로 놓여지는 측벽상의 합금 복합체와 다르고, 특히, 개구 측벽상에서 티타늄-텅스텐 합금 부분은 티타늄이 매우 풍부하다는 것을 발견했다.
복합체에서 차이는 티타늄 및 텅스텐 원자의 다른 덩어리 때문에 발생한다. 그러므로, 상대적으로 가벼운 티타늄 원자는 상대적으로 무거운 텅스텐 원자에서 보다 스퍼터링 플라즈마에서 개스 원자로써 충돌함으로써 스캐터링(scattering)에 더욱 민감하다. 따라서, 텅스텐 원자는 기판에 대해 직접적으로 스퍼터될 것이고 반면에 티타늄 원자는 스캐터될 것이다.
따라서 스퍼터링 방향에 횡단하는 표면상에서 적층된 합금은 텅스텐이 풍부해질 것이고 반면에 스퍼터링 방향에 일반적으로 놓인 표면상에서 적층된 합금은 티타늄이 풍부해질 것이다.
측벽상에서 합금의 복합체가 표면 구역상에서 합금의 그것과 다르다는 사실은 표면 구역상에서 합금을 선택적으로 에치 가능하게 하는 표면 구역상에 합금으로부터 다른 특성을 갖는 측벽상에서의 합금을 결과로 한다. 티타늄의 풍부한 부분은 뜨거운 인산 또는 가능하게 희석된 불화 수소산을 사용함으로써 제거될 수 있다.
전기적으로 도전적인 재료가 일렉트로리스(electroless)적층 기술에 의해 적층될 수 있고 예를들어, 금, 구리 또는 니켈일 수 있기 때문에 본 발명에 따른 방법의 사용은 전자 이동에 따르는 문제 및 알루미늄의 사용을 피할 수 있게 한다. 부가적인 대안으로써, 전기적으로 도전적인 재료는 선택적인 화학 증기 적층 기술을 사용한 활성층에 적층될 수 있다. 그러므로, 예를 들어, 텅스텐은 활성층에 선택적으로 적층될 수 있다. 활성층은 연속적인 금속화에 의해 노출된 표면 구역의 컨태미네이션(contamination)에 장벽을 제공하게 될 수 있다. 그것은 금속화가 구리를 포함하는데서 특히 중요할 수 있다.
본 발명의 실시에는 첨부한 도면을 참고로 하는 예의 방법에 의해 현재 설명될 것이다.
도면은 단지 개략적이고 스케일(scale)되지 않는다는 것이 물론 이해되어져야 한다. 특히, 어떤 치수, 특히 층 두께는 명료성을 위해 상대적으로 과장될 수 있다.
동일하거나 비슷한 도면 번호는 동일하거나 비슷한 부품을 예시하기 위한 도면을 통해 사용된다.
현재 도면을 참고로 해서, 특히 제1도 내지 제5도에서, 반도체 장치(100)(제6도)를 제조하는 방법을 예시하고 그 방법은 절연층(11)밑에 있는 영역(14)(제6도)의 노출된 표면 구역(14a)를 경계로 하는 절연 재료의 측벽(13)을 한정하는 개구(12)를 형성하는 것을 통해 절연층(11)을 포함하는 표면 구조 (10)을 주요 표면 (2)에서 갖는 반도체 몸체(1)(제6도)를 제공하고, 개구 (12)의 측벽(13) 및 노출된 표면 구역 (14)상에서 활성층(15)을 제공하고, 밑에 있는 영역(14)과 전기적인 접촉에서 그리고 개구 (12)에서 전기적으로 도전적인 영역을 형성하기 위해 활성층(15)상에서 전기적으로 도전적인 재료를 적층하는 것을 포함한다.
본 발명에 따라, 그 방법은 부가적으로 측벽(13)상에서 활성층 재료(15a)는 노출된 표면 구역(14a)상에서 활성층 재료 (15b)와 다른 특성을 갖도록 하기 위해 활성층(15)을 제공하고 전기적으로 도전적인 재료를 적층하기 전에 개구(12)의 측벽(13)으로부터 활성층재료(15a)를 제거하기 위해 활성층을 선택적으로 에치하는 것을 포함한다. 활성층(15)이 개구(12)의 측벽(13)상에서 활성층의 부분(15a)이 활성층의 측벽 부분(15b)를 제거하는 것이 가능하게 됨으로써 밑에 있는 영역의 표면 구역(14a)상에서의 부분(15b)에 관해서 선택적으로 에치될 수 있도록 하는 방법으로 제공된다.
따라서, 밑에 있는 영역의 표면 구역(14a)상에서 활성층 부분(15b)만이 전기적인 재료의 적층은 표면 구역으로부터 전기적으로 도전적인 상향의 ‘성장’을 발생하기 위해 활성층 부분(15b)상에서 발생하도록 남는다. 전기적으로 도전적인 재료의 적층은 개구 측벽(13)상에서 거의 또는 아무것도 발생하지 않고, 그럼으로써 전기적으로 도전적인 재료의 측면 방법 성장을 방지하고 전기적으로 도전적인 영역에서 형성되는 보이드의 가능성을 피하거나 적어도 감소시킨다.
상기 방법은 역시 접촉되는 표면 구역(14a)의 특성에 의존하지 않는다. 특히, 방법은 활성층(15)의 선택적인 적층을 오직 표면 구역 (14a)에 가능하게 하기 위해 표면 구역 (14a)의 특성에 의존하지 않는다. 오히려, 활성층(15)이 표면 구역(14a) 및 개구(12)의 측벽(13)상에 제공되고 그런후 측벽(13)으로부터 선택적으로 제거된다. 그것은 표면 구역(14a)을 예를 들어, 금속, 실리사이드 또는 실리콘 표면 구역이 되도록 하게 하고 더욱이, 특히 반도체 장치 영역에 대한 접촉 구역 또는 접촉 구멍의 경우, 개구가 접촉되는 영역에 인접한 절연 영역에 이르는데 조차도 (예를들어, 배열 잘못 때문에) 전기적으로 도전적인 영역의 형성을 허여한다.
현재 도면에 대해 더욱 상세하게 참고할 때, 제1도는 반도체 몸체의 표면 구조(10)을 예시한다. 표면 구조(10)는 실리콘 질화물 층과 같은 TEOS(tetra ethylorthosilicate)층 또는 다른 적합한 절연 재료를 화학 증기 적층에 의해 적층된 예를들어, 실리콘 산화물 층이 될 수 있는 절연층(11)을 포함하고 표면 구조(10)의 나머지 부분(20)의 표면(20a)상에서 제공된다. 제6도 및 제7도를 참고로 아래에 더욱 상세하게 설명되듯이 표면 구조 (10)의 나머지 부분(20)은 전기적인 접속되기 위해 도핑된 영역으로 제공된 반도체 몸체(1)(제6도)의 표면 영역을 포함할 수 있고 반도체 몸체(1)(제7도)상에 제공된 금속화 레벨의 영역(140)을 포함할 수 있다. 전기적으로 접촉되기 위해 영역(14)의 특성은 중요하지 않고 따라서 상기 영역은 제1도 내지 제5도에 상세하게 도시되지 않으나 그 표면 구역(14a)에 의해 단지 표시된다.
개구(12)는 표면 구역 (14a)을 노출시키는 종래의 광석판 및 에칭 기술을 사용한 절연층(11)에서 형성된다.
표면 구조(10)를 이동하는 반도체 몸체는 Oke of Japan에 의해 생산된 스퍼터(sputter) 기계를 예로 하는 종래의 스퍼터링 기계에서 위치하고 재료는 제2도에 도시된 활성층 (15)을 생산하기 위해 제1도에서 화살표 (A)에 의해 도시되듯이 표면 구조 (10)로 스퍼터된다. 상기 예에서, 활성층(15)은 티타늄-텅스텐 합금으로 타케트(target)로부터 스퍼터링 재료에 의해 티타늄-텅스텐 합금으로 형성된다. 제2도에 도시되듯이, 활성층(15)은 상기 상태에서 절연층(11), 측벽(13) 및 표면 구역(14a)의 상부 표면(11a)을 커버하는 블랭키트(blanket)층이다.
화학 기계적인 연마 과정은 절연층(11)의 상부표면(11a)상에 있는 활성층(15)의 부분(15c)을 제거하기 위해 사용된다. 연마는 예를 들어, EP-A-223920에서 설명되듯이 상업적인 연마 기계에서 알루미나 슬러리(slurry)와 같이 연마하는 슬러리를 사용해서 사용될 수 있다. 연마는 실험적으로 결정될 수 있는 주어진 시간동안 계속될 수 있다. 그러나, 실리콘 지로하물층과 같은 연마 중단층(EP-A-223902를 보시오)은 연마의 말단점의 양호한 제어를 제공하기 위해 절연층(11)의 상부에 제공될 수 있다. 절연층(11)자체는 예를들어 구리 원자의 확산을 방지하는데 도움을 주는 실리콘 질화물로 형성될 수 있음으로써 반도체 몸체의 컨태미네이션을 방지하는데 도움이 되고 거기에서 구리는 금속화하는데 사용된다. 연마 단계가 절연층(11)의 상부표면(11a)상에서 활성층(15)의 부분(15c)을 제거하기 위해 완성된후, 제3도에 도시된 구조는 얻어진다.
제3도에 예시되듯이, 활성층(15)은 연마 단계의 완성후 표면 구역(14a)상에서 뿐만 아니라 측벽(13)상에 남는다.
기술에 숙련된 자에 의해 판단되듯이, 활성층(15)은 연속으로 적층되어 전기적으로 도전적인 재료가 우선적으로 밀착하는 표면을 제공한다. 그러므로, 활성층(15)은 전기적으로 도전적인 재료의 성장에 대한 핵 형성 부분을 제공할 수 있다. 활성층(15)의 부분(15a)이 개구(12)의 측벽(13)상에 남는다면, 전기적으로 도전적인 재료의 “성장” 또는 적층은 측벽 부분(15a) 및 활성층(15)의 표면 구역 부분(15b) 양자상에서 발생할 것이다. 특히 대규모 집적(VLSI) 회로의 경우에, 개구(12)가 상대적으로 좁은 데서 특히, 개구의 측벽상에서 적층된 전기적으로 도전적인 재료는 표면 구역 (14a)에서 부가적인 적층을 방지하는 것을 만족할 수 있거나 결합할 수 있음으로써 전기적으로 도전적인 재료에서 보이드 또는 스페이스를 결과로 한다. 그런 보이드 또는 스페이스는 밑에 있는 영역(14)에 전기적인 접촉의 품질에 결정적으로 영향 미칠 수 있다.
그런 문제를 피하거나 적어도 감소시키기 위해, 측벽(13)상에서 활성층(15)의 부분(15a)은 제거돼야 한다.
본 발명자는 티타늄-텅스텐 합금이 스퍼터링에 의해 적층될 때, 스퍼터링 방향에, 수직으로 도시되듯이, 일반적으로 횡단하는 표면 구역(14a)상에서 티타늄-텅스텐 합금 부분(15b)의 복합체는 스퍼터링의 방향(A)에서 일반적으로 놓인 개구(12)의 측벽(13)상에서 합금의 티타늄-텅스텐 부분(15a)의 복합체와 다르고, 특히, 개구 측벽(13)상에서 티타늄-텅스텐 합금의 부분(15a)은 비교적 티타늄이 풍부하다는 것을 알았다.
복합체에서 상기 차이는 티타늄 및 텅스텐 원자의 다른 매스(messes) 때문에 발생되는 것이 믿어진다. 그러므로, 상대적으로 가벼운 티타늄 원자는 상대적으로 무거운 텅스텐 원자보다 스퍼-터링 플라즈마에서 개스 원자로써의 충돌에 의한 스캐터링에 더욱 민감하다. 따라서, 텅스텐 원자는 기판을 향해 직접적으로 스퍼터될 것이고 반면에 티타늄 원자는 스캐터될 것이다. 그러므로, 스퍼터링 방향에 횡단하는 표면상에 적층된 합금은 텅스텐이 풍부할 것인 반면에 스퍼터링 방향에서 일반적으로 놓인 표면상에 적층된 합금은 티타늄이 풍부해질 것이다.
측벽(13)상에서 합금 부분(15a)의 복합체가 표면 구역(14a)상에서 합금 부분(15b)의 그것과 다르다는 사실은 부분(15b)과 다른 특성을 갖는 부분(15a)을 결과로 하고 부분(15b)에 관련해서 부분(15a)을 선택적으로 에치하는 것이 가능하게 된다. 티타늄이 풍부한 부분(15a)은 제4도에 도시된 구조를 생산하기 위해 고온의 인산 또는 가능한한 묽은 불화수소산을 사용함으로써 제거될 수 있다. 그러므로, 상대적으로 단순하게 선택한 에칭 기술을 사용해서, 표면 구역(14a)상에서 활성층 부분(15b)만이 활성층 부분(15b)상에서 우선적으로 밀착하거나 적층하는 계속해서 적층되어 전기적으로 도전적인 재료가 표면 구역(14a)상에서 적층되고 개구(12)를 채우기 위해 남겨지고 개구(12)를 채우기 위해 상향으로 ‘성장한다’· 개구(12)의 측벽(13)상에서 거의 또는 우선적이 아닌 적층이 존재하듯이, 전기적으로 도전적인 재료에서 형성된 보이드 또는 스페이스의 가능성은 감소된다.
부가적으로, 본 발명에 따른 선택적인 에칭 과정을 사용하는 것은 활성층(15)의 측벽 부분(15a)을 마스크 사용에 대한 요구없이 제거시키는 것이 가능하게 된다. 선택적인 에칭이 역시 측벽(13) 및 표면 구역(14a)상에 적층된 합금 재료의 다른 복합체에 의해 결정되기 때문에, 에칭 과정의 말단점은 자체 결정되고 활성층(15)의 많거나 적은 에칭의 가능한 문제를 피하거나 적어도 감소시킴으로써 상대적으로 정확하다.
상기 예에서, 전기적으로 도전적인 재료는 전기적으로 도전적인 영역(16)을 형성하기 위해 종래의 일렉트로리스(electroless) 적층 기술에 의해 적층된다. 표면 구역(14a)상에서만의 활성층(15b) 존재는 선택적인 적층 기술을 전기적으로 도전적인 영역을 형성하기 위해 사용되는 것이 가능하게 된다. 그것은 플라즈마 에칭과 같이 정상적으로 유용한 방법에 의해 쉽게 에치될 수 없는 구리와 같은 전기적으로 도전적인 재료를 사용하게 되는 것이 가능하게 된다. 따라서, 알루미늄의 사용 및 전자 이동에 따르는 문제는 피할 수 있다.
선택적인 적층 기술은 일렉트로리스 평판 기술일 수 있다. 전기적으로 도전적인 재료는 예를들어 구리일수 있고 그 경우 미합중국, Santa clara에서 1989년 VMIC 회의의 회의록의 페이지 258 et, seq.에서 P. L. Pai 및 C. H. Ting에 의해 ‘Copper as the future interconnection material′로 명칭된 논문에서 설명된 형태의 일렉트로리스 평판액은 사용될 수 있다.
금 또는 니켈을 예로 하는 다른 재료는 비슷한 일렉트로리스 적층 기술을 사용한 구리 대신에 적층될 수 있다. 일렉트로리스 니켈 적층액의 예는 Volume 136 No. 2 February 1989 에서의 페이지 456 내지 461에서 전자 화학 학회(J. Electro Chem. soc.)의 잡지에서 편집된 ‘Seletive Electroless Metal Deposition of integrated circuit fabrication′을 명칭으로 C. H. Ting 및 M. Paunovic 에 의한 논문에서 주어진다. 그러나, 구리 사용은 그 낮은 저항성 때문에 선호된다. 일반적으로, 일렉트로리스 평판액은 금속의 유기적인 식염, 질산염 또는 황산염의 수용액이고 용액으로부터 활성층 부분(15b)으로 금속의 침전을 이루기 위해, 적층되는 금속을 형성하는 합금은 활성층 재료의 그것보다 더 적은 전리 전위를 가져야 한다.
부가적인 대안으로, 전기적으로 도전적인 재료는 선택적 화학적 증기 적층 기술을 사용한 활성층(15)에 적층될 수 있다. 그러므로, 예를 들어, 텅스텐은 티타늄-텅스텐 활성층(15)에 선택적으로 적층될 수 있다.
전기적으로 도전적인 재료에 대한 핵 형성 부분을 제공하는데 부가해서, 활성층 부분(15b)은 전기적으로 도전적인 재료가 구리이거나 구리를 포함하는데서 특히 중요한 전기적으로 도전적인 재료에 의해 영역(14)의 컨태미네이션을 방지하거나 적어도 막기 위해 영역(14) 및 전기적으로 도전적인 영역(16)간에 장벽층으로 역할한다.
상설된 방법은 반도체 장치의 적합한 영역에 접촉을 제공하기 위해 사용될 수 있다. 그러므로, 영역은 예를 들어, 소스 또는 드레인 영역과 같이, 반도체 장치 영역, 또는 낮은 금속화 레벨 부분일 수 있다.
제6도는 본 발명에 따른 방법이 전기적으로 도전적인 재료의 적층을 접촉 구멍에 가능하게 됨으로써 반도체 장치 영역에 전기적인 접속하기 위해 사용되는 반도체 장치(1)부분을 예시한다.
제6도는 도시된 예에서, 반도체 장치는 인접한 하나의 주요 표면(2)을 갖는 단결정 실리콘 반도체 몸체(30)을 포함하고 상기 예에서 p-도전성 형태인 하나의 도전성 형태의 도핑된 영역(31), 상기 예에서 n-도전성 형태인 반대의 도전성 형태의 매우 많이 도핑된 장치 영역(14)은 하나의 주요 표면 (2)에 인접해서 제공된다. 오직 2개의 장치 영역(14)이 제6도에 도시되지만, 반도체 몸체(1)가 거기에 제공된 그런 많은 장치 영역을 가지게 될 것이 판단될 것이다. 상기 예에서, 장치 영역(14)은 절연된 게이트 필드 효과 트랜지스터(IGFETs)를 형성하기 위해 하나의 주요 표면 (2)상에서 제공되는 절연된 게이트 구조(34)(오직 하나가 도시된)와 연관된다. 상기 언급된 장치 영역(14)은 n-도전성 형태가 되고, n-채널 IGFETs를 형성한다. 그러나, 기술에 숙련된 자에 의해 판단되듯이, 반도체 몸체는 n-도전성 형태 웰(well) 및, 물론, 연관된 절연 게이트내에 제공된 p-도전성 형태 장치 영역으로 형성되는 p-채널 IGEFETs로써, CMOS 집적 회로를 형성하기 위해, P-채널 IGFETs를 역시 포함할 수 있다.
상술된 장치는 실리콘(LOCOS) 기술의 종래 국부적인 산화에 의한 (제6도에 도시된 절연 영역(35) 부분) 필드 산화물 형태로 한정한 후, 표면(2)상의 게이트 산화물 층을 성장시킴으로써 그리고 게이트 산화물 층상에서 도핑된 다결정 실리콘 층을 제공함으로써 종래 방법에서 절연된 게이트 구조(34)를 형성함으로써 반도체 몸체(1)에서 형성된다. 도핑된 다결정 실리콘 층을 예를 들어, 실리콘 산화물 및/또는 실리콘 질화물의 절연 영역(36a)에 의해 국부적으로 캡(cap)된다. 종래의 광석판 및 에칭 기술에 의해 패턴화된 후 장치 영역(14)의 낮게 도핑된 확장 영역(14b)은 마스크로써 절연 게이트 구조(34) 및 필드 산화물 패턴(35)을 사용한 자체-정열한 방법에서 형성된다.
실리콘 산화물 또는 실리콘 질화물 층은 절연 게이트(34) 및 장치 영역(14)간에 연속적인 금속화에 의한 바람직하지 못한 단점을 피하기 위해 절연 캐핑(capping) 영역(36b)과 더불어, 절연 게이트(34)를 캡슐에 넣는 절연 게이트 (34)의 측벽상에서 절연 스페이서(spacer) 영역(36b)를 제6도에 도시되듯이 제공하기 위해 적합하고 공지된 비등방성 에칭 과정을 사용해서 에치되고 종래의 화학 증기 적층 기술에 의해 적층된다. 도시되지 않았지만, 장치의 다른 절연 게이트는 캐핑 영역(36a)으로써 제공되는 것이 반드시 모두 필요치는 않다.
장치 영역(14)의 더욱 많이 도핑된 영역(14c)은 마스크로써 절연 게이트(34), 스페이서 영역(36b) 및 필드 산화물 절연 영역(35)을 사용한 종래의 자체-정렬된 방법에서 형성된다.
장치 영역(14)에 오우믹(ohmic) 접촉을 개선시키기 위해, 티타늄 또는 코발트 실리사이드를 예로 하는 실리사이드 영역(37)은 예를 들어, 티타늄 또는 코발트 층을 적층시키고 가열시키는 공지된 방법에서 장치 영역(14) 표면에서 형성된다. 그것은 상기 예에서 표면 구조의 부분(20)을 완성한다.
절연층(11)은 상기 예에서, 종래 CVD 기술에 의해 적층된 실리콘 이산화물의 층으로 제공된다. 그러므로 표면 구조(10)는 완성된다.
개구 또는 접촉 구멍(12)(두개만이 제6도에 도시된다)이 종래 방법에서 형성된 후, 제1도 내지 제5도를 참고로 해서 상술된 방법은 각각의 장치 영역(14)를 접촉하는 전기적으로 도전적인 영역(16)(두개가 도시된다)을 제공하기 위해 사용된다. 연속적인 금속화 레벨(제6도에 도시 안된)은 종래 방법에서 제공될 수 있다.
제7도는 표면 구조(10a)의 부분 (20′)이 금속화 레벨을 포함하고 밑에 있는 영역(140)은 그 금속화 레벨 부분을 형성하는 상황을 예시한다. 제7도에 도시된 예에서 금속화 레벨 부분을 형성하는 두 개의 영역(140)이 도시된다. 영역(140)은 반도체 장치 영역(14)을 접촉하는 제5도에 도시된 영역(16)과 비슷한 전기적으로 도전적인 영역일 수 있거나 연속적인 금속화 레벨 부분일 수 있다. 금속화 레벨의 영역(140)은 절연 재료(14)에 의해 경계되고 커버링 절연층(11′)과 더불어 표면 구조 (10a)를 형성한다. 절연 (11′)은 예를 들어, 화학 증기 적층(CVD)기술 또는 TEOS 층 또는 실리콘 질화물 층에 의해 예를 들어, 적층된 실리콘 이산화물 층일수 있다. 본 발명이 바이폴라(bipolar) 또는 BICMOS 장치를 예로 하는 CMOS 장치와 다른 반도체 장치에 인가될 수 있는 것이 판단될 것이지만 영역(140)이 직접적으로 반도체 장치 영역을 접촉하는데서 반도체 장치의 밑에 있는 구조는 제6도에 도시된 그것과 비슷할 수 있다.
측벽(13′)에 의해 경계된 개구(12′)는 절연층(11′)에서 종래의 수단에 의해 형성되고 활성층 부분(15′b) 및 전기적으로 도전적인 영역 (16′)은 영역 (140)간에 전기적인 상호 접속(16′)을 제공하기 위해 제1도 내지 제5도를 참고로 해서 상술된 방법에서 형성된다. 판단될 것 같이, 상기 예에서, 활성층 부분(15′b)은 부분(20′)을 갖는 어디에서나 접촉될 필요없고 예를들어, 영역(140)간에 절연층(11)에 대해 확장될 수 있었다. 상술된 과정은 부가적인 금속화 레벨을 위해 반복될 수 있다. 전기적으로 도전적인 재료 영역에 대한 핵 형성층을 제공하는 활성층 부분(15b, 15'b)의 사용은 전기적으로 도전적인 재료의 선택적인 적층이 표면 구역(14a, 140a)의 특성에 의존하지 않는다는 것을 의미하고, 따라서, 제6도 및 제7도에 예시되듯이, 개구 (12, 12′)는 전기적으로 도전적인 영역 또는 플러그(plug)(16, 16′)를 형성하기 위해 전기적으로 도전적인 재료의 연속적인 적층에 중대하게 영향을 미침이 없이 인접한 절연 영역에 겹쳐질 수 있다. 그러므로 방법은 배열 잘못 문제에 대해 상대적으로 관대하고 예를들어 VLSI 장치에 대해 요구된 반도체 장치내의 액티브(active) 장치의 상대적으로 가까운 패킹(packing)을 용이하게 한다.
예에서 상술되었지만, 적층된 재료의 복합체는 재료가 적층되는 표면이 적층되는 재료의 공급 방향에 있거나 그 방향에 횡단하는지의 여부에 따라 변화되도록 활성층(15)은 스퍼터링 기술에 의해 적층된 티타늄-텅스텐으로 형성되고, 활성층(15)은 합금의 한 성분이 적고 그러므로 합금의 다른 성분보다 적층 체임버(chamber)에 존재하는 개스 또는 다른 원자에 의해 더욱 쉽게 스캐터되는 적합한 적층 기술을 사용해서 형성될 수 있고 다른 적합한 합금으로 형성될 수 있다. 하나의 성분에서 상대적으로 풍부해지는 측벽상에 적층된 재료는 물론, 다른 성분에서 풍부해지는 노출된 표면 구역(14a)상의 재료에 관련해 선택적으로 예치될 수 있다.
상설이 실리콘 반도체 장치에 대해 언급되었지만, 본 발명에 따른 방법이 칼륩 아스나이드(arsenide) 반도체 장치와 같은 Ⅲ -V 반도체 장치를 예로 하는 다른 반도체 장치에 공급될 수 있는 것이 판단될 것이다.
본 공개를 읽고, 다른 수정 및 변경은 기술에 숙련된 자에 의해 명백해질 것이다. 그런 수정 및 변경은 반도체 기술에서 이미 공지된 다른 특성을 포함할 수 있고 그것은 여기서 이미 설명된 특성 대신에 또는 부가해서 사용될 수 있다. 청구항이 상기 출원에서 특성의 특정한 결합으로 공식화되었지만 그것이 어느 청구항에서 현재 청구하듯이 동일한 발명에 관련되는지 여부 및 그것이 본 발명이 그렇듯이 동일한 기술 문제의 일부 또는 전부를 경감되는지 여부에 따라, 본 발명의 공개 범위가 여기서 명백하거나 절대적으로 공개된 특성의 새로운 특성 또는 새로운 결합을 포함하는 것이 이해돼야 한다. 여기서 출원인은 새로운 청구항이 본 출원 또는 그로부터 인출된 부가적인 출원의 수행동안 그 특성의 특성 및/또는 결합에 공식화될 수 있는 것이 인지된다.
Claims (9)
- 절연층 밑에 있는 영역의 노출된 표면 구역을 경계로 하는 절연 재료의 측벽을 한정하는 개구를 형성하는 절연층을 포함하는 표면 구조를 주요 표면에서 갖는 반도체 몸체를 제공하는 단계와, 개구의 측벽 및 노출된 표면 구역상에서 활성층을 제공하는 단계 및, 밑에 있는 영역과 전기적인 접촉에서의 개구에서 전기적으로 도전적인 영역을 형성하기 위해 활성층상에서 전기적으로 도전적인 재료를 적층하는 단계를 포함하는 반도체 장치 제조 방법에 있어서, 측벽상의 활성층 재료가 노출된 표면 구역상에서 활성층 재료와 다른 특성을 갖도록 하기 위해 활성층을 제공하고 전기적으로 도전적인 재료를 적층하기 전에 개구의 측벽으로부터 활성층 재료를 제거하기 위해 활성층을 선택적으로 에칭하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제1항에 있어서, 절연층에 대해 활성층을 적층하고 절연층의 상부 표면으로부터 활성층을 선택적으로 제거함으로써 개구의 측벽 및 노출된 표면 구역상에서 활성층을 제공하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제2항에 있어서, 연마에 의해 상부 표면으로부터 활성층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제1항 내지 제3항중 어느 한 항에 있어서, 스퍼터링에 의해 활성층을 제공하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제1항 내지 제3항 중 어느 한 항에 있어서, 티타늄-텅스텐 합금층으로써 활성층을 제공하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제5항에 있어서, 개구의 측벽으로부터 활성층을 선택적으로 제거하기 위해 고온의 인산을 사용하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제1항 내지 제3항중 어느 한 항에 있어서, 전기적으로 도전적인 재료를 적층하기 위해 일렉트로리스(electroless) 적층 기술을 사용하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제1항 내지 제3항 중 어느 한 항에 있어서. 전기적으로 도전적인 재료로써 구리, 금 및 니켈로 구성되는 그룹으로부터 선택된 재료를 적층하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제1항 내지 제3항중 어느 한항에 있어서, 전기적으로 도전적인 재료로써 텅스텐을 선택적으로 적층하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
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