KR100234243B1 - 위상 동기 루프회로 - Google Patents

Abstract

엔코딩 비트스트림으로부터 클럭(clock) 성분을 검출한 뒤, 이 클럭신호에 수신시스템(decoder)의 클럭 및 제어신호를 일치시키도록 하는 PLL(Phase Locked Loop)에 관한 것이다.

본 발명에 따른 위상동기 루프회로는 소정의 주파수 대역 및 게인을 가지는 제1디지털 저역 통과 필터와 상기 제1디지털 저역 통과보다 높은 주파수 대역 및 높은 게인을 가지는 제2디지털 저역통과 필터를 가지는 루프필터 ; 상기 감산기와 상기 두개의 디지털 저역통과필터들 사이에 개재되어 상기 감산기의 출력을 제한하는 리미터 ; 상기 리미터의 출력을 소정의 기준값과 비교하여 대소여부를 판단하는 비교기 ; 및 상기 비교기의 비교 결과에 따라 및 상기 리미터의 출력을 상기 두 개의 디지털 저역 통과필터들 중의 하나에 선택적으로 제공하는 스위칭 수단을 구비함을 특징으로 한다.

본 발명에 따른 위상동기 루프회로는 차분SCR의 크기가 크면 루프필터의 주파수 대역 및 게인을 크게함으로서 시스템의 로크타임을 단축시키는 효과를 갖는다.

Description

위상 동기 루프 회로

제1도는 종래의 위상 동기 루프를 보이는 블록도이다.

제2도는 본 발명에 따른 위상 동기 루프 회로를 보이는 블록도이다.

제3도는 ISO1171-1 layur의 데이터 포맷을 보이는 도면이다.

본 발명은 압축처리된 디지털 영상 및 음성 등의 데이터를 하나의 비트스트림(bit stream)으로 다중화시켜 처리하는 국제규격중의 하나인 MPEG(Moving Picture Expert Group) 시스템 레이어(DISI11172. CD1-13818)형태로 다중 전송되는 엔코딩 비트스트림으로부터 클럭(clock) 성분을 검출한 뒤, 이 클럭 신호에 수신시스템(decoder)의 클럭 및 제어신호를 일치시키도록 하는 PLL(Phase Locked Loop)에 관한 것이다.

오늘날 디지털 신호처리기술의 발전에 따라 영상 신호 및 음성신호의 압축 및 복원에 대한 연구가 진행되어지고 있으며, 특히 압축알고리즘에 의해 압축된 디지털 영상 및 음성 데이터의 전송시 전송채널을 효율적으로 이용하기 위해 단일 채널로 다중화시켜 전송하는 기술에 관한 연구가 활발히 진행되어지고 있다.

전송된 디지털 데이터를 정확히 재생하기 위해서는 데이터의 전송속도 즉 클럭신호를 정확히 재생하여야 하며, 이를 위해서 엔코더측에서는 기준클럭신호를 다중화시켜 전송한다. 디코더측에서는 전송된 비트스트림중에서 기준클럭신호를 검출한 뒤 이 기준클럭신호에 시스템의 클럭 및 제어신호를 일치시킨다. 이를 위해 위상동기 루프회로가 사용된다.

제1도는 종래의 위상동기 루프회로를 보이는 블록도로서 ISO11171-1규격의 비트스트림에 적용된 예를 보이는 것이다. 제1도에 도시된 장치에 있어서 엔코더측이 기준클럭신호인 SCR(System Clock Reference ; 90Khz colock의 수)을 추출한 뒤 감산기(10)를 사용하여 입력 SCR값과 디코더측의 재생 SCR값의 차분을 검출한다.

이 차분SCR값은 차단의 루프필터(12)를 통해 필터링된 뒤 전압제어 발진기(Voltage Controlled Oscillator ; 이하 VCO라 함)(14)이 제어입력신호로 입력되어 VCO(14)의 발진주파수를 제어한다. VCO(14)의 출력은 분주회로(16) 및 카운터(18)를 통해 엔코더측의 SCR에 동기된 올바른 클럭신호를 발생시키도록 한다.

제1도에 도시된 위상동기 루프회로에서는 디코더의 로크타임(lock time)을 줄이기 위한 대책, 초기 클럭신호의 불안정에 대한 대책등이 미비하다는 문제점이 있다.

본 발명은 상기의 문제점을 해결하기 위하여 창출된 것으로서 시스템의 불안정 요인들을 제거한 위상 동기 루프회로를 제공함을 그 목적으로 한다.

상기의 목적을 달성하는 본 발명에 따른 위상 동기 루프회로는 재생클럭신호를 발생하는 전압제어발진기, 상기 전압제어발진기에서 발생된 재생클록신호를 계수하는 계수기, 기준클럭신호의 주파수와 상기 계수기에 의해 계수된 결과를 비교하는 감산기, 상기 감산기의 출력을 저역통과 필터링하는 루프필더, 상기 루프 필터의 출력을 아날로그 변환하여 상기 전압제어발진기에 제공하는 D/A변환기를 구비하는 위상동기 루프회로에 있어서, 상기 루프필터는 소정의 주파수 대역 및 게인을 가지는 제1 디지털저역 통과 필터와 상기 제1디지털 저역 통과보다 높은 주파수 대역 및 높은 게인을 가지는 제2디지털 저역 통과 필터를 구비하고, 상기 감산기와 상기 두 개의 디지털 저역통과필터들 사이에 개재되어 상기 감산기의 출력을 제한하는 리미터 ; 및 상기 리미터의 출력을 소정의 기준값과 비교하여 대소여부를 판단하는 비교기 ; 상기 비교기의 비교 결과에 따라 상기 리미터의 출력을 상기 두개의 디지털 저역 통과필터들 중의 하나에 선택적으로 제공하는 스위칭수단을 구비함을 특징으로 한다.

또한, 디코더의 파워온시 처음에 입력되는 기준클럭신호를 프리세트함에 의해 위상동기 루프회로의 동작을 안정화시키는 것을 특징으로 한다. 이하 첨부된 도면을 참조하여 본 발명의 구성 및 동작을 상세히 설명한다.

제2도는 본 발명에 따른 위상동기 루프회로의 바람직한 실시예를 보이는 블록도로서 ISO-11171규격의 시스템에 적용된 예를 보이는 것이다.

제2도에 있어서, 참조부호 20은 감산기이고, 22는 그에 입력되는 신호의 크기를 제한시켜 출력하는 리미터이고, 50은 비교기이고, 24는 제1스위치이고, 26과 27은 서로 다른 주파수 대역 및 루프게인을 갖는 디지털 저역통과필터들이고, 28은 디지털 아날로그 변환기(이하D/A변환기라 함)이고, 30은 증폭기이다.

32는 그에 인가되는 제어신호에 의해 발진주파수가 제어되는 VCO이고, 34는 분주회로이고, 36은 카운터이다.

40은 엔코더에서 전송되는 비트스트림을 입력하여 SCR신호구간을 나타내는 윈도우신호를 발생하는 팩 스타트코드 검출 및 SCR출력부이고, 42는 제2스위치이고, 44는 디코더의 파워온시 리세트신호를 발생시키는 리세트신호 발생기이고, 46은 앤드게이트이다. 그리고, 48은 규적의 시간동안 SCR신호가 입력되지 않을 경우 에러플랙(error flag) 을 발생하는 에러플랙 발생부이다.

제2도에 도시된 장치의 동작을 제3도를 참조하여 상세히 설명한다. 제3도는 입력되는 엔코딩 비트스트림(ISO11172-1 비트스트림)의 데이터 포맷을 보이는 도면이다. ISO11171-1비트스트림을 팩레이어(pack layer)및 이의 하부구조를 이루는 패킷레이어(packet layer)로 이루어진 계층화된 구조를 가지며, 각 레이어에는 미리 정의된 헤더(header) 및 데이터들을 위치한다.

팩레이어에는 4바이트(byte)의 백스타트코드(pack start code)와 SCR영역이 있다. SCR은 엔코딩시 타이밍정보 및 시스템 클럭 정보를 나타내는 것으로서 90KHz의 주파수를 갖는 클럭의 수를 33비트의 길이로 표현한 것으로 SCR간의 시간간격은 0.7초 이내이어야 한다.

제3도에 도시된 바와 같은 ISO11171-1비트스트림이 입력되면 우선 팩스타트코드 검출 및 SCR출력부(40)에서는 팩스타트코트 및 헤더정보로부터 SCR이 존재하는 구간을 나타내는 SCR 윈도우신호를 발생시켜 앤드게이트(46)의 일측 입력으로 제공한다.

앤드게이트(46)의 타측 입력으로서는 리세트 신호 발생부(44)에서 발생되는 리세트신호가 제공된다. 이 리세트신호는 디코더의 파워온시에만 0.7초동안 하이레벨을 유지한다. 즉, 앤드게이트(46)는 팩마다 삽입되어져 있는 SCR중에서 디코더의 파워온후 최초의 SCR이 존재하는 가간을 나타내는 신호를 발생시키는 것이다.

앤드게이트(46)에서 발생된 신호는 카운터(36)를 프리세트시키는 신호로 제공되어 디코더의 파워온 후 카운터(36)가 최초의 SCR를 프리세트값으로 입력한다. 앤드게이트(46)와 카운터(36)의 프리세트동작에 의해 디코더의 파워온과 동시에 위상동기 루프회로가 안정적으로 동작할 수 있게 된다.

제2스위치(42)는 팩스타트코드 검출 및 SCR출력부(40)에서 발생된 SCR 윈도우신호에 의해 제어되어 입력 비트스트림중에서 SCR만을 추출하여 차단의 감산기(20)에 제공하는 역할을 수행한다.

제2스위치(42)를 통해 추출된 SC은 감산기(20)에 의해 디코더 내부에서 발생된 클록신호를 카운터(36)에 의해 계수한 값(재생 SCR값)과 비교된다.

감산기(20)에서 출력되는 차분SCR은 리시터(22)에 의해 값이 제한되게 된다. 이 리미터(22)의 역할은 차분SCR이 너무 큰 값을 가지면 위상동기 루프회로의 로크레인지(lock range)를 벗어나게 되므로 이를 방지하기 위한 것으로서 롬(Read Only Memory)를 사용한 록업테이블로서 간단하게 구현될 수 있다.

리미터(22)에 의해 값이 제한된 차분SCR은 제1스위치(24)를 통하여 디지털 저역통과필터(26, 27)(이하 디지털 LPF라 함)의 어느 한쪽에 제공된다. 제1스위치(24)의 동작은 차분SCR의 값이 큰 경우 즉, 위상오차가 큰 경우에는 차분SCR이 제1디지털 LPF(26)로 출력되도록 경로가 절환되며, 차분SCR의 값이 작은 경우 즉, 위상오차가 작은 경우에는 차분SCR이 제2디지털 LPF(27)로 출력되도록 경로가 절환된다. 이 제1디지털 LPF(26)는 제2디지털 LPF(27)보다 주파수 대역 및 게인이 크게 설계된 것으로서, 차분SCR이 크게 반영되어 로크타임을 짧게 하기 위해 사용된다. 이와 반대로 제2디지털 LPF(27)는 차분SCR이 적게 반영되어 위상동기 루프회로가 안정되게 동작하게 하기 위해 사용된다.

비교기(50)는 리미터(22)에 의해 값이 제한된 차분SCR을 입력하고 이를 소정의 기준값(Ref)과 비교하며, 차분SCR과 기준값과의 비교 결과를 나타내는 비교 신호를 출력한다. 제1스위치(24)는 비교기(50)의 비교결과에 따라 선택동작을 수행한다. 여기서, 비교기(50)의 기준값(Ref)은 로크타임을 짧게하고자 하는 위상오차값에 따라 설정된다.

보다 정밀한 제어를 위해서는 디지털 로우패스 필터를 복수개 사용하는 방법도 고려될 수 있다. 이 경우 제1스위치(24)는 2개 이상의 경로를 선택할 수 있는 다중 경로 선택 스위치가 될 것이고, 이 스위치는 차분SCR의 값의 범위에 따라 다중 경로들 중의 하나에 선택적으로 차분SCR을 출력하는 것이 될 것이다. 또한, 복수의 디지털 로우패스필터의 주파수 대역 및 게인은 서로 다른 것으로 설정될 것이다.

이들 디지털 LPF(26, 27)의 출력은 D/A변환기(28)에 의해 아날로그 차분SCR로 변환된 뒤 증폭기(30)를 거쳐 중심발진 주파수가 27㎒ 인 VCO(32)의 제어신호로 인가된다. D/A변환기(28)는 차분SCR이 제로일 때는 0 Vdc의 아날로그 전압을, 양의 값을 가질 때는 (입력 SCR값이 재생 SCR값보다 큰 경우) 이에 상응하는 양의 아날로그 전압을, 그리고 음의 값을 가질 때는 (입력 SCR값이 재생SCR값보다 작은 경우) 이에 상응하는 음의 아날로그 전압을 출력하는 양극성의 D/A변환기이면 어느 것이나 사용가능하다.

VCO(32)의 출력인 27㎒의 클럭은 차단의 분주회로(34)에 입력되어 300분주되어 계수기(36)의 클럭입력으로서 제공된다.

계수기(36)에서는 분주회로(34)에서 제공되는 클럭 신호를 계수하여 33비트의 재생SCR을 발생하며, 이는 감산기(20)에 입력되어 전술한 바와같은 팩단위의 위상동기 루프동작이 이루어지게 한다.

상술한 바와 같이 본 발명에 따른 위상동기 루프회로는 차분SCR의 크기가 크면 루프필터의 주파수 대역 및 게인을 크게함으로서 시스템의 로크타임을 단축시키는 효과를 갖는다.

또한, 본 발명에 따른 위상동기 루프회로는 초기동작시 재생 SCR을 입력되는 기준SCR로 프리세트시킴으로서 시스템을 빠르게 안정화시킬 수 있는 잇점이 있다.

본 명세서에서 개시된 실시예는 별다른 수정없이도 입력 비트스트림에 포함된 기준클록신호에 동기된 클럭신호를 발생하는 위상동기 루프회로에 사용될 수 있음을 주지하여야 한다.

Claims (2)

1. 재생클럭신호를 발생하는 전압제어발진기, 상기 전압제어 발진기에서 발생된 재생클록신호를 계수하는 계수기, 기준클럭신호의 주파수와 상기 계수기에 의해 계수된 결과를 비교하는 감산기, 상기 감산기의 출력을 저역통과 필터링하는 루프필터, 상기 루프필터의 출력을 아날로그 변환하여 상기 전압제어발진기에 제공하는 D/A변환기를 구비하는 위상동기 루프회로에 있어서, 상기 루프필터는 소정의 주파수 대역 및 게인을 가지는 제1 디지털 저역 통과 필터와 상기 제1디지털 저역 통과보다 높은 주파수 대역 및 높은 게인을 가지는 제2디지털 저역 통과 필터를 구비하고, 상기 감산기와 상기 두개의 디지털 저역통과필터들 사이에 개재되어 상기 감산기의 출력을 제한하는 리미터 ; 상기 리미터의 출력을 소정의 기준값과 비교하여 대소여부를 판단하는 비교기 ; 및 상기 비교기의 비교 결과에 따라 상기 리미터의 출력을 상기 두개의 디지털 저역 통과필터들 중의 하나에 선택적으로 제공하는 스위칭 수단을 구비하는 것을 특징으로 하는 위상 동기 루프회로.
2. 제1항에 있어서, 상기 계수기는 상기 제2스위칭 수단에서 출력되는 기준클럭신호를 프리세트 입력으로 제공받으며, 기준클럭신호가 존재하는 구간을 나타내는 윈도우 신호 발생기 ; 디코더의 리세트 동작시 리세트 신호를 발생하는 리세트 신호 발생 수단 ; 및 상기 윈도우 신호와 상기 리세트 신호가 동시에 발생될 경우 상기 계수기가 프리세트 되게하는 앤드게이트를 더 구비함을 특징으로 하는 위상동기 루프회로.