KR960006291A - 위상동기루프회로 - Google Patents

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KR960006291A
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이태희
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김광호
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

앤코딩 비트스트림으로부터 클럭(clock)성분을 검출한 뒤, 이 클럭신호에 수신시스템(decorder)의 클럭 및 제어신호를 일치시키도록 하는 PLL(Phase Locked Loop)회로가 개시된다.
본 발명에 따른 위상동기루프회로는 루프필터의 주파수대역 및 게인이 에러신호가 큰 값을 갖을수록 크게 됨을 특징으로 한다.
본 발명에 따른 위상동기루프회로는 에러신호의 크기가 크면 로우패스필터의주파수대역 및 게인을 크게함으로써 시스템의 로크타임을 단축시키는 효과를 갖는다.

Description

위상동기루프회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 위상동기루프를 보이는 블럭도이다,
제3도는 ISO1171-1 layer의 데이타포맷을 보이는 도면이다.

Claims (5)

  1. 엔코더측의 기준클럭신호와 디코더측의 재생클럭신호의 차분을 연산하는 감산기와 상기 감산기의 출력을 필터링하는 루프필터와 상기 재생클럭신호를 발생하며 상기 루프필터의 출력에 의해 발진주파수가 변동하는 전압제어발진기를 구비하는 위상동기루프회로에 있어서, 상기 루프필터의 주파수대역 및 게인이 상기 감산기에서의 출럭이 큰 값을 갖을 수록 크게 됨을 특징으로 하는 위상동기루프회로.
  2. 제1항에 있어서, 상기 루프필터는 복수의 출력단자를 구비하며, 그에 입력되는 신호의 크기에 따라 출력경로가 변동하는 스위칭수단; 및 각각의 입력측이 상기 스위칭수단의 출력단자에 접속되며, 출력측이 공통으로 접속되는 복수의 루프필터를 구비함을 특징으로 하는 위상동기루프회로.
  3. 제1항에 있어서, 상기 루프필터는 입력되는 신호의 크기에 상응하는 게인을 저장하는 룩업테이블로 구성됨을 특징으로 하는 위상동기루프회로.
  4. 제1항에 있어서, 상기 감산기의 출력이 일정값보다 크거나 작으면 일정값으로 제한시켜 상기 루프필터에 제공하는 리미터를 더 구비함을 특징으로 하는 위상동기루프회로.
  5. 제1항에 있어서, 엔코더에서 발생된 비트스트림을 입력하고, 이 비트스트림 중에서 기준클럭신호가 존재하는 구간에 상응하는 윈도우 신호를 발생하는 윈도우신호 발생수단; 상기 비트스트림을 입력하고, 상기 윈도우 신호 발생수단에서 발생된 윈도우신호에 의해 상기 비트스트림중의 기준클럭신호를 게이팅시켜 상기 감산기에 제공하는 스위치; 상기 디코더의 리세트동작시 리세트신호를 발생하는 리세트신호발생수단; 및 상기 윈도우신호 및 리세트신호가 동시에 발생될 경우 상기 스위치에서 출력되는 기준클럭신호를 상기 감산기에 입력되는 재생클럭신호로서 제공하는 프리세트수단을 더 구비함을 특징으로 하는 위상동기루프회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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US6233020B1 (en) * 1998-08-07 2001-05-15 Thomson Licensing S.A. Phase lock loop with selectable response

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