KR100223889B1 - 씨모스 소자 제조방법 - Google Patents

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Abstract

본 발명은 CMOS 소장에 관한 것으로, 특히 공정 단순화 및 숏 채널 효과(Short Channel Effect)를 개선하기 에 적당한 CMOS 소자의 제조방법에 관한 것이다.
이를 위한 본 발명의 CMOS 소장의 제조방법은 반도체 기판에 선택적으로 제 1 도전형 웰 및 제 2 도전형 웰을 형성하는 공정과, 상기 제 2 도전형 웰 영역에 펀치스루 방지용 제 2 도전형 매몰층을 형성하는 공정과, 상기 제 1 도전형 웰 및 제 2 도전형 웰 영역의 표면에 문턱전압 조절용 불순물 이온을 주입하는 공정과, 상기 제 1 도전형 웰 및 제 2 도전형 웰에 선택적으로 제 1, 제 2 게이트 전극을 형성하는 공정과, 상기 제 1 게이트 전극 양측의 제 1 도전형 웰 영역에 저농도 제 2 도전형 불순물 영역과 제 1 도전형 할로영역을 형성하는 공정과, 상기 제 2 게이트 전극 양측의 제 2 도전형 웰 영역에 저농도 제 1 도전형 불순물 영역과 제 2 도전형 할로영역을 형성하는 공정과, 상기 제 1, 제 2 게이트 전극의 양측면에 절연막 측벽을 형성하는 공정과, 상기 제 1 게이트 전극 양측의 제 1 도전형 웰 영역에 고농도 제 1 불순물 영역을 형성하는 공정과, 상기 제 2 게이트 전극 양측의 제 2 도전형 웰 영역에 고농도 제 2 불순물 영역을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.

Description

씨모스 소자 제조방법
본 발명은 CMOS 소자에 관한 것으로, 특히 공정 단순화 및 숏 채널 효과(Short Channel Effect)를 개선하기에 적당한 CMOS 소자의 제조방법에 관한 것이다.
일반적으로 CMOS 소자는 p채널 MOS FET와 n채널 MOS FET를 하나의 칩속에 구성하여 상보동작(Complementary)시키도록 한 것이다.
상기 소자의 이온주입(Ion-implantation) 기술의 실용화로 가능해졌으며 소비전력이 낮고 바이폴라(Bipolar) 소자에 가까운 고속동작이 가능하여 메가비트급이 주류를 이루고 있다.
모스(MOS : Metal Oxide Semiconductor) 소자의 고집적화 및 고속화를 위해 점차로 소자의 크기, 그 중에서 채널(Channel)의 길이를 줄여 매우 적게 제조하였다.
모스 트랜지스터의 미세화는 스케일링(Scaling) 원칙을 지표로 진행된다.
즉, 스케일링 팩터를 K라 하면 소자(Devide)의 가로 방향, 세로 방향 치수를 K만큼 축소함과 동시에 기판 불순물 농도를 K만큼 증가시키고 소오스/드레인 깊이는 K만큼 감소한다.
이 경우 내부관계를 유지하기 위해 전원전압을 K만큼 낮춤으로써 디바이스의 특성을 열화 시키는 일없이 고집적 소자로서의 신호전달 지연시간을 K만큼 감소하고 전력소비는 K2만큼 감소시킬 수 있다.
그러나, 실제로는 시스템(System)과의 정합성 때문에 전원전압은 일정한 상태로 소자의 미세화가 진행되고 있다.
그 결과 채널길이의 축소(Short Channel)에 따른 드레인 공핍영역의 증가에 따라 채널접합과 상호 작용하여 전위장벽을 낮추는 드레인 유기장벽 감소(DIBL : Drain Induced Barrier Lowering)의 문제가 발생한다.
또한, 소오스와 드레인 공핍영역의 침투가 심해져 두 공핍영역이 만나는 펀치스루(Punch Through) 효과가 발생하여 누설(Leakage)전류가 증가한다.
그러한, 숏 채널 효과에 의한 드레인 유기장벽 감소 및 펀치스루 효과에 대한 방지책으로 채널의 깊은 영역에 대한 임계전압(Threshold Voltage) 조절이온 및 펀치스루 방지용 이온주입이 필요하게 되었다.
그리고, 임계전압 조절이온 및 펀치스루 방지용 이온으로 인해 발생하는 전류구동력 저하도 해결해야할 문제이다.
이하, 첨부된 도면을 참조하여 종래의 CMOS 소자 제조방법을 설명하면 다음과 같다.
도1a 내지 도1k는 종래의 CMOS 소자 제조방법을 나타낸 공정 단면도이다.
먼저, 도1a에 도시한 바와같이 반도체 기판(1)의 특정영역에 활성영역(Active) 이외의 부분에 LOCOS 또는 STI(Shallow Trench Isolation) 공정으로 소자 격리층으로 이용되는 필드 산화막(2)을 형성한다.
이어, 도1b에 도시한 바와 같이, 상기 반도체 기판(1)에 선택적으로 p형 웰(3)과 n형 웰(4)을 형성한다.
이때, p형 웰(3) 영역에 B(Boron)이온을 주입하고, n형 웰(4) 영역에 P9Phosphorus)이온을 주입한다. 그리고 p형 웰(3)과 n형 웰(4) 형성시 열처리를 하며, 열처리시 온도는 1000∼1100℃이다.
이어서, 도1c에 도시한 바와 같이, 필드 산화막(2)을 제외한 p형 웰(3) 영역과 n형 웰(4)에 패드 산화막(5)을 형성한 후, 기판(1) 전면에 포토레지스트를 형성하고 상기 n형 웰(4) 영역에만 남도록 패터닝하여 제 1 포토레지스트 패턴(PR1)을 형성한다.
그리고 p형 웰(3) 영역내에 p형 펀치스루 방지용 불순물 이온 및 문턱전압 조절용 불순물 이온을 주입하여 p형 제 1 매몰층(6) 및 p형 제 2 매몰층(7)을 차례로 형성한다. 이때, p형 제 1 매몰층(6)은 펀치스루(punch through) 현상을 방지하기 위한 것으로, p형 제 2 매몰층(7) 보다 p형 웰(3) 영역내에 깊이 형성한다.
또한, p형 제 2 매몰층(7)에 주입하는 이온은 BF2 이온이고, 패드 산화막(5)의 두께는 100∼200Å이다.
이어, 도1d에 도시한 바와 같이, 상기 제 1 포토레지스트 패턴(PR1)을 제거한 후, p형 웰(3) 영역에만 남도록 제 2 포토레지스트 패턴(PR2)을 형성하여 n형 웰(4) 영역내에 n형 펀치스루 방지용 이온을 주입하여 n형 제 1 매몰층(8)을 형성하고, n형 문턱전압 조절용 이온을 주입하여 n형 제 2 매몰층(9)을 형성한다.
이때, n형 제 1 매몰층(8)은 n형 제 2 매몰층(9) 보다 n형 웰(4) 영역내에 깊이 형성한다.
그리고 상기 n형 제 1 매몰층(8)에 주입하는 이온으로는 As이고, n형 제 2 매몰층(9)에 주입하는 이온은 BF2이다.
이어서, 도1e에 도시한 바와 같이, 상기 제 2 포토레지스트 패턴(PR2)을 제거한 후, 패드 산화막(5)을 제거한다. 그리고 기판(1) 전면에 게이트 산화막(10), 폴리 실리콘층 및 캡 질화막(12)을 차례로 형성하고 선택적으로 패터닝(포토리소그래피 공정과 식각공정)하여 게이트 전극(11a, 11b)을 형성한다.
이어, 도1f에 도시한 바와같이 n형 웰(4) 영역에 제 3 포토레지스트 패턴(PR3)을 형성하고, 상기 게이트 전극(11a)을 마스크로 하여 노출된 p형 웰(3) 영역에 저농도 n형 불순물 이온을 주입하여 n형 LDD 영역(13)을 형성한다.
이어서, 도1g에 도시한 바와 같이, 상기 제 3 포토레지스트 패턴(PR3)을 제거한 후, p형 웰(3) 영역에 제 4 포토레지스트 패턴(PR4)을 형성한다.
그리고 노출된 n형 웰(4) 영역에 게이트 전극(11b)을 마스크로 하여 저농도 p형 불순물 이온을 주입하여 p형 LDD 영역(14)을 형성한다.
이어, 도1h에 도시한 바와 같이, 상기 제 4 포토레지스트 패턴(PR4)을 제거하고, 게이트 전극(11a)(11b)을 포함한 전면에 절연막을 증착한 다음 에치백 하여 게이트 전극(11a)(11b)의 양측면에 절연막 측벽(15a)(15b)을 형성한다. 이때, 절연막 측벽(15a, 15b)은 질화막을 사용한다.
이어서, 도1i에 도시한 바와 같이, n형 웰(4) 영역에 제 5 포토레지스트 패턴(PR5)을 형성하고, 노출된 p형 웰(3) 영역에 절연막 측벽(15a)을 마스크로 하여 고농도 n형 불순물 이온을 주입하여 n형 소오스/드레인 영역(16)을 형성한다.
이어, 도1j에 도시한 바와 같이, 제 5 포토레지스트 패턴(PR5)을 제거하고, p형 웰(3) 영역에 제 6 포토레지스트 패턴(PR6)을 형성한다.
그리고 노출된 n형 웰(4) 영역에 절연막 측벽(15b)을 마스크로 하여 고농도 p형 불순물 이온을 주입하여 p형 소오스/드레인 영역(17)을 형성한다.
이어서, 도1k에 도시한 바와 같이, 상기 제 6 포토레지스트 패턴(PR6)을 제거하여 기판(1)에 두 개의 웰(p형 웰, n형 웰)을 가진 CMOS 소자 제조공정을 완성한다.
그러나 상기와 같은 종래의 CMOS 소자 제조방법은 다음과 같은 문제점이 있었다.
첫째, p형 웰과 n형 웰 영역에 각각의 채널을 형성하기 위한 포토레지스트 공정이 두 번 이루어지므로 공정이 복잡하다.
둘째, p형 웰 채널 형성후 포토레지스트를 제거시 패드 산화막도 일부 식각되므로, n형 웰에 문턱전압을 위한 이온주입 공정시 p형 웰과 n형 웰에 주입되는 불순물량이 달라져서 문턱전압의 변화가 있게 된다.
셋째, n형 웰에 숏 채널을 형성하기 위해 펀치스루 방지용 이온주입되는 As의 불순물양이 켜야하는데 이럴 경우 소오스/드레인간의 누설전류와 게이트와 드레인간의 누설전류가 증가하여 소자의 특성을 저하시킨다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, p형 웰과 n형 웰 동시에 문턱전압 조절을 위한 블랭킷(Blanket) 매몰층을 형성하여 공정의 단순화 및 n형 웰에 숏 채널 효과를 개선하여 문턱전압 변화를 최소화하는데 적당한 CMOS 소자의 제조방법을 제공하는데 그 목적이 있다.
도1a 내지 도1k는 종래의 CMOS 소자의 제조공정 단면도
도2a 내지 도2j는 본 발명의 CMOS 소자의 제조공정 단면도 타낸 평면도
* 도면의 주요부분에 대한 부호의 설명
20 : 반도체 기판 21 : 필드 산화막
22 : p형 웰 영역 23 : n형 웰 영역
24 : n형 제 1 매몰층 25 : 패드 산화막
26a : p형 제 1 매몰층 26b : n형 제 2 매몰층
27 : 게이트 산화막 28a, 28b : 게이트 전극
29 : 캡 질화막 30 : p형 LDD 영역
31 : p형 할로영역 32 : n형 LDD 영역
33 : n형 할로영역 34a, 34b : 절연막 측벽
35 : p형 소오스/드레인 영역 36 : n형 소오스/드레인 영역
상기의 목적을 달성하기 위한 본 발명의 CMOS 소자의 제조방법을 반도체 기판에 선택적으로 제 1 도전형 웰 및 제 2 도전형 웰을 형성하는 공정과, 상기 제 2 도전형 웰 영역에 펀치스루 방지용 제 2 도전형 매몰층을 형성하는 공정과, 상기 제 1 도전형 웰 및 제 2 도전형 웰 영역의 표면에 문턱전압 조절용 불순물 이온을 주입하는 공정과, 상기 제 1 도전형 웰 및 제 2 도전형 웰에 선택적으로 제 1, 제 2 게이트 전극을 형성하는 공정과, 상기 제 1 게이트 전극 양측의 제 1 도전형 웰 영역에 저농도 제 2 도전형 불순물 영역과 제 1 도전형 할로영역을 형성하는 공정과, 상기 제 2 게이트 전극 양측의 제 2 도전형 웰 영역에 저농도 제 1 도전형 불순물 영역과 제 2 도전형 할로영역을 형성하는 공정과, 상기 제 1, 제 2 게이트 전극의 양측면에 절연막 측벽을 형성하는 공정과, 상기 제 1 게이트 전극 양측의 제 1 도전형 웰 영역에 고농도 제 1 불순물 영역을 형성하는 공정과, 상기 제 2 게이트 전극 양측의 제 2 도전형 웰 영역에 고농도 제 2 불순물 영역을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 CMOS 소자의 제조방법에 대하여 보다 상세히 설명하면 다음과 같다.
도2a 내지 도2j는 본 발명의 CMOS 소자의 제조공정을 나타낸 공정 단면도이다.
먼저, 도2a에 도시한 바와 같이, 반도체 기판(20)의 특정영역에 활성영역(Active) 이외의 부분에 LOCOS 또는 STI(Shallow Trench Isolation) 공정으로 소자 격리층으로 이용되는 필드 산화막(21)을 형성한다.
이어, 도2b에 도시한 바와 같이, 상기 반도체 기판(20)에 선택적으로 p형 웰(22)과 n형 웰(23)을 형성한다. 그리고 상기 반도체 기판(20)의 전면에 제 1 포토레지스트를 도포한 후, 노광 및 현상공정으로 상기 p형 웰(22)상에만 남도록 패터닝하여 제 1 포토레지스트 패턴(PR20)을 형성한다.
이어, 상기 제 1 포토레지스트 패턴(PR20)을 마스크로 이용하여 상기 n형 웰(23) 영역내에 n형 펀치스루 방지용 불순물 이온을 주입하여 n형 제 1 매몰층(24)을 형성한다.
이때, p형 웰(22)은 B(Boron)이온을 주입하여 형성하고, n형 웰(23)은 P(Phosphorus)이온을 주입하여 형성한다. 그리고 상기 반도체 기판(20)에 열처리 공정을 실시하여 p형 웰(22)과 n형 웰(23)내의 불순물을 확산시키며, 이때 상기 열처리시 온도는 1000∼1100℃이다.
그리고 n형 제 1 매몰층(24)은 펀치스루 현상을 방지하기 위한 것으로, n형 제 1 매몰층(24)은 As 이온을 주입하여 형성하고, 이때 As 이온시 이온주입 에너지는 80∼120KeV, 불순물량은 1.0*1012∼1.0*1013cm2이다.
이어, 도2c에 도시한 바와 같이, 상기 제 1 포토레지스트 패턴(PR20)을 제거한 후, 필드 산화막(21)을 제외한 p형 웰(22) 영역과 n형 웰(23) 영역에 패드 산화막(25)을 형성하고, p형 웰(22) 영역과 n형 웰(23) 영역에 문턱전압 조절용 이온을 주입하여 p형 웰(22) 영역 표면에 p형 제 1 매몰층(26a) 및 n형 웰(23) 영역 표면에 p형 제 2 매몰층(26b)을 형성한다.
이때, 문턱전압 조절용 이온을 블랭킷(Blanket) 불순물이라 하며, p형 제 1 매몰층(26a) 및 p형 제 2 매몰층(26b)에 주입하는 이온은 BF2이온이다. 그리고 패드 산화막(25)의 두께는 100∼200Å이고, p형 제 2 매몰층(26b)은 상기 n형 제 1 매몰층(24) 보다 n형 웰(23) 영역 표면에 형성한다.
이어, 도2d에 도시한 바와 같이, 상기 패드 산화막(25)을 제거하고, 반도체 기판(20) 전면에 게이트 산화막(27), 폴리 실리콘층 및 캡 질화막(29)을 차례로 형성한 후 선택적으로 패터닝하여 게이트 전극(28a)(28b)을 형성한다.
이어서 도2e에 도시한 바와 같이, n형 웰(23) 영역에 제 2 포토레지스트 패턴(PR21)을 형성한 후, 상기 게이트 전극(28a)을 마스크로 하여 노출된 p형 웰(22)영역에 저농도 n형 불순물 이온을 주입하여 LDD 영역(30)을 형성한다. 그리고 상기 노출된 p형 웰(22) 영역에 p형 불순물 이온을 주입하여 p형 할로영역(31)을 형성한다.
이때, 할로영역(31)은 p형 불순물 이온으로 형성하므로 상기 LDD 영역(30) 보다 바깥쪽에 형성한다.
이어, 도2f에 도시한 바와 같이, 상기 제 2 포토레지스트 패턴(PR21)을 제거한 후, p형 웰(22) 영역에 제 3 포토레지스트 패턴(PR22)을 형성한다. 그리고 노출된 n형 웰(23) 영역에 게이트 전극(28b)을 마스크로 하여 저농도 p형 불순물 이온을 주입하여 LDD 영역(32)을 형성하고, 상기 노출된 n형 웰(23) 영역에 n형 불순물 이온을 주입하여 n형 할로영역(33)을 형성한다.
이때, 할로영역(33)은 n형 불순물 이온으로 형성하므로 상기 LDD 영역(32)보다 바깥쪽에 형성한다.
이어, 도2g에 도시한 바와 같이, 상기 제 3 포토레지스트 패턴(PR22)을 제거한 후, 게이트 전극(28a)(28b)을 포함한 전면에 절연막을 증착한 다음 에치백하여 게이트 전극(28a)(28b) 측면에 절연막 측벽(34a)(34b)을 형성한다.
이때, 절연막 측벽(34a)(34b)은 질화막을 사용한다.
이어서, 도2h에 도시한 바와 같이, n형 웰(23) 영역에 제 4 포토레지스트 패턴(PR23)을 형성하고, 노출된 p형 웰(22) 영역에 절연막 측벽(34a)을 마스크로 하여 고농도 n형 불순물 이온을 주입하여 소오스/드레인 영역(35)을 형성한다.
이어, 도2i에 도시한 바와 같이, 상기 제 4 포토레지스트 패턴(PR23)을 제거한 후, p형 웰(22) 영역에 제 5 포토레지스트 패턴(PR24)을 형성한다. 그리고 노출된 n형 웰(23) 영역에 절연막 측벽(34b)을 마스크로 하여 고농도 p형 불순물 이온을 주입하여 소오스/드레인 영역(36)을 형성한다.
이어서, 도2j에 도시한 바와 같이, 상기 제 5 포토레지시트 패턴(PR24)을 제거하여 반도체 기판(20)에 두 개의 웰(p형 웰, n형 웰)을 가진 CMOS 소자 제조공정을 완성한다.
이상에서 설명한 바와 같이 본 발명의 CMOS 소자의 제조방법에 있어서 다음과 같은 효과가 있다.
첫째, p형 웰과 n형 웰 각각의 채널 형성하기 위한 포토레지스트 공정의 생략으로 공정이 단순화된다.
둘재, 동시에 p형 웰 영역과 n형 웰 영역내에 문턱전압 조절용 블랭킷 매몰층을 형성하므로 포토레지스트 공정이 필요없다. 따라서 패드 산화막의 두께 변화가 없어 p형 웰과 n형 웰에 주입되는 문턱 전압 조절용 불순물량의 변화가 없다.
셋째, n형 웰 영역에 As 이온을 사용한 펀치스루 방지용 매몰층과 n형 불순물을 사용한 할로영역으로 숏 채널 효과를 개선하고, 소오스/드레인간의 누설전류를 감소시킨다.

Claims (5)

  1. 반도체 기판에 선택적으로 제 1 도전형 웰 및 제 2 도전형 웰을 형성하는 공정과; 상기 제 2 도전형 웰 영역에 펀치스루 방지용 제 2 도전형 매몰층을 형성하는 공정과; 상기 제 1 도전형 웰 및 제 2 도전형 웰 영역의 표면에 문턱전압 조절용 불순물 이온을 주입하는 공정과; 상기 제 1 도전형 웰 및 제 2 도전형 웰에 선택적으로 제 1, 제 2 게이트 전극을 형성하는 공정과; 상기 제 1 게이트 전극 양측의 제 1 도전형 웰 영역에 저농도 제 2 도전형 불순물 영역과 제 1 도전형 할로영역을 형성하는 공정과; 상기 제 2 게이트 전극 양측의 제 2 도전형 웰 영역에 저농도 제 1 도전형 불순물 영역과 제 2 도전형 할로영역을 형성하는 공정과; 상기 제 1, 제 2 게이트 전극의 양측면에 절연막 측벽을 형성하는 공정과; 상기 제 1 게이트 전극 양측의 제 1 도전형 웰 영역에 고농도 제 1 불순물 영역을 형성하는 공정과; 상기 제 2 게이트 전극 양측의 제 2 도전형 웰 영역에 고농도 제 2 불순물 영역을 형성하는 공정을 포함하여 이루어짐을 특징으로 CMOS 소자의 제조방법.
  2. 제1항에 있어서, 상기 제 1 도전형 웰은 p형으로 형성하고, 제 2 도전형 웰은 n형을 형성하는 것을 특징으로 하는 CMOS 소자의 제조방법.
  3. 제1항에 있어서, 상기 제 2 도전형 펀치스루 방지용 불순물 이온은 As을 사용하는 것을 특징으로 하는 CMOS 소자의 제조방법.
  4. 제3항에 있어서, 상기 펀치스루 방지용 불순물 이온 As의 에너지는 80∼200KeV, 불순물량은 1.0*1013cm2임을 특징으로 하는 CMOS 소자의 제조방법.
  5. 제1항에 있어서, 상기 문턱전압 조절용 불순물 이온은 BF2이온을 사용하는 것을 특징으로 하는 CMOS 소자의 제조방법.
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