KR100214505B1 - 반도체 메모리 회로 - Google Patents

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구본준
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Abstract

본 발명은 이중전원으로 동작하는 반도체 메모리 회로에 관한 것으로, 외부전압(VCC)과 내부전압(VSS)이 같을 경우에는 내부전압 위상보상용 캐패시터는 아무 역할도 없이 레이아웃 면적만을 차지하게 되는 문제가 있었다. 이에 본 발명은 내부회로내에 스위치에 의해 동작되는 정전방전(ESD) 회로부를 추가해 내부전압 위상보상용 캐패시터(C1)를 외부전압 바이패스 캐패시터로 이용될 수 있도록 하여 내부회로를 정전방전으로부터 보호할 수 있도록 구성한 것으로, 이러한 본 발명은 외부전압(VCC)이 3.3V일 때 불필요한 면적을 차지하는 내부전압 위상보상용 캐패시터를 외부전압 바이패스 캐패시터로 활용함으로써 칩의 외부에 있던 바이패스 캐패시터를 내부에 구현시키며 정전방전(ESD) 회로부를 추가하여 내부회로를 정전방전(ESD)으로부터 좀 더 확실히 보호할 수 있는 효과가 있다.

Description

반도체 메모리 회로
본 발명은 반도체 메모리 회로에 관한 것으로, 특히 이중전원으로 구동되는 메모리 회로에서 내부전압과 외부전압이 같을 경우 불필요한 면적을 차지하는 내부전압 위상보상용 캐패시터를 외부전압 바이패스(By-pass) 캐패시터로 활용하도록 함으로써, 칩의 외부에 있던 바이패스 캐패시터를 내부에 구현하고 정전방전(ESD) 회로부를 보강하여 정전방전에 대해 내부회로를 확실히 보호할 수 있는 데에 적당하도록 한 반도체 메모리 회로에 관한 것이다. 종래 이중전압으로 구동되는 반도체 메모리 회로를 도1에 도시한다.
먼저, 도1a는 외부전압(VCC)과 내부전압(VDD)이 다른 경우로 나타낸 것으로 내부전압 제너레이터(1)를 이용하여 내부전압(VDD)을 발생시키는데, 이때 내부전압 위상보상용 캐패시터(C1)을 이용한다.
한편, 도1b는 외부전압(VCC)과 내부전압(VDD)이 같은 경우를 나타낸 것으로 외부전압(VCC)과 내부전압 위상보상용 캐패시터(C1)를 분리하였는데, 이는 외부전압(VCC)과 부전압 위상보상용 캐패시터(C1)가 직접 연결되면 정전방전(ESD)이 취약해지기 때문이다.
또한, 디램(DRAM)과 같은 반도체 메모리 회로에 있어서 전압(VCC)을 안정시키기 위하여 칩의 외부 보드에 바이패스(By-pass) 캐패시터를 달아준다.
그러면, 이와같이 구성한 종래의 반도체 메모리 회로의 동작을 설명한다.
먼저, 내부전압(VDD)이 일반적인 3.3V이고 외부전압(VCC)이 5V일때 즉, 내부전압(VDD)과 외부전압(VCC)이 다를 경우에는 도1a에서와 같이 내부전압 제너레이터(1)를 통해 전압강하를 시켜 내부전압(VDD)을 발생시키며, 내부전압(VDD)과 접지전압(VSS)의 사이에는 내부전압 위상보상용 캐패시터(C1)을 달아준다.
한편, 외부전압(VCC)도 3.3V가 되면 내부전압 제너레이터(1)를 거치지 않고 그대로 내부전압(VDD)으로 사용하는데, 외부전압(VCC)이 내부전압 위상보상용 캐패시터(C1)와 직접 연결되면 정전방전(ESD)에 취약해지므로 내부전압 위상보상용 캐패시터(C1)는 끊어준다.
그러나, 상기에서 외부전압(VCC)이 3.3V일때에 내부전압 위상보상용 캐패시터(C1)는 아무 역할도 없이 레이아웃 면적만을 차지하게 되는 문제가 생긴다.
본 발명은 상기와 같은 종래의 문제를 해결하기 위하여 창안된 것으로, 내부전압 위상보상용 캐패시터를 외부전압 바이패스(By-pass) 캐패시터로 활용하도록 하여 칩의 외부에 있던 바이패스 캐패시터를 내부에 구현시키고 정전방전(ESD) 회로부로써 정전방전에 대해 내부회로를 확실히 보호할 수 있도록 한 반도체 메모리 회로를 제공함에 그 목적이 있다.
제1도는 종래 반도체 메모리 회로도로서, a도는 내부전압과 외부전압이 다른 경우를 나타낸 것이고, b도는 내부전압과 외부전압이 같은 경우로 나타낸 것이다.
제2도는 본 발명 내부전압과 외부전압이 같은 경우의 반도체 메모리 회로.
제3도는 제2도에서 정전방전 회로부의 구성도.
* 도면의 주요부분에 대한 부호의 설명
1 : 내부전압 제너레이터 10 : 정전방전 회로부
C1, C2 : 내부전압 위상보상용 캐패시터
상기와 같은 목적을 달성하기 위한 본 발명 반도체 메모리 회로는, 외부전압(VCC) 및 내부전압(VDD)의 이중전원으로 구동되는 반도체 메모리 회로에 있어서, 내부회로내에 스위치에 의해 동작되는 정전방전(ESD) 회로를 추가해 내전압 위상보상용 캐패시터(C1)를 외부전압 바이패스 캐패시터로 이용될 수 있도록 하여 내부회로를 정전방전으로부터 보호할 수 있도록 구성된 것으로, 이와 같이 구성한 본 발명의 동작 및 효과에 대해 설명하면 다음과 같다.
일반적으로 외부전압(VCC)을 안정시키기 위하여 칩의 외부에 접지전압(VSS)과의 사이에 바이패스(By-pass) 캐패시터를 달아주었는데, 본 발명에서는 외부전압(VCC)이 3.3V가 되어 내부전압(VSS)과 같아지는 경우 사용되지 않는 내부회로의 내부전압 위상보상용 캐패시터를 외부전압 바이패스 캐패시터로 이용할 수 있도록 한 것이다.
즉 , 외부전압(VCC)이 3.3V일 경우 내부전압 위상보상용 캐패시터(C2)를 끊지 않고 이의 정전방전(ESD)에 취약한 점을 보완하기 위하여 도2와 같이 스위치(SW)에 의해 구동되는 정전방전(ESD) 회로부(10)를 추가하여 과도한 전류가 흐를 경우에 내부전압 위상보상용 캐패시터(C2)에 전류의 패스를 형성한다.
또한, 도3은 상기 정전방전(ESD) 회로부(10)의 구성을 도시한다.
그러면, 이와 같은 본 발명의 동작을 설명한다.
먼저, 외부전압(VCC)이 5V인 경우에는 스위치(SW)가로우가 되어 모스트랜지스터(MN1)을 턴오프시키므로 정전방전(ESD) 회로부(10)는 동작되지 않고 내부전압 위상보상용 캐패시터(C2)가 동작한다. 한편, 외부전압(VCC)이 3.3V인 경우에는 스위치(SW)가 하이가 되어 모스트랜지스터(MN1)를 턴온시키므로 정전방전(ESD) 회로부(10)가 동작하여 내부회로내 정전방전(ESD)의 취약함을 보완하며 내부전압 위상보상용 캐패시터(C2)는 외부전원 바이패스 캐패시터로 동작한다.
상술한 바와 같이, 본 발명은 이중전원으로 구동되는 메모리 회로에서 외부전압(VCC)이 3.3V일 때 불필요한 면적을 차지하는 내부전압 위상보상용 캐패시터를 외부전압 바이패스 캐패시터로 활용함으로써 칩의 외부에 있던 바이패스 캐패시터를 내부에 구현시키며, 정전방전(ESD) 회로부를 추가하여 내부회로를 정전방전(ESD)으로부터 좀 더 확실히 보호할 수 있는 효과가 있다.

Claims (1)

  1. 외부전압(VCC) 및 내부전압(VDD)의 이중전원으로 구동되는 반도체 메모리 회로에 있어서, 내부회로에 스위치에 의해 동작되는 정전방전(ESD) 회로부를 추가해 내부전압 위상보상용 캐패시터(C2)를 외부전압 바이패스 캐패시터로 이용될 수 있도록 하여 내부 회로를 정전방전으로부터 보호할 수 있도록 구성하는 것을 특징으로 하는 반도체 메모리 회로.
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