KR100209697B1 - 칩 연결장치 - Google Patents

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Abstract

칩 연결장치에 관한 것으로서, n비트 카운터 및 n비트 레지스터를 갖는 칩과, 상기 칩의 n비트 카운터의 인에이블단자에 연결된 제1스위치부와, 상기 n비트 카운터의 리셋단자에 연결된 제2스위치부와, 상기 제1스위치부에 연결된 비교기와, 상기 비교기의 반전단자에 연결된 전원전압 및 콘덴서와, 상기 비교기의 비반전단자에 연결된 가변전원과, 상기 제1스위치부의 일 단자에 연결된 제1제어부와, 상기 제2스위치부에 각각 연결된 저항과 제2제어부를 포함하여 외부 컨피그레이션 핀을 한 개로 줄여 칩 사이즈를 줄이는데 있다.

Description

칩 연결장치
본 발명은 칩(Chip) 연결장치에 관한 것으로서, 특히 n비트의 컨피그레이션 핀(Configuration Pin)을 한 개의 컨피그레이션 핀으로 줄이는 칩 연결장치에 관한 것이다.
제1도는 종래기술에 따른 칩 연결장치를 나타낸 구성도이다.
제1도를 참조하면, 종래기술에 따른 칩 연결장치는 칩(10) 내부의 n비트 레지스터(11)의 값을 설정하기 위해 레지스터의 비트 수 만큼 n비트의 컨피그레이션 핀을 두어 각각의 핀에 필요한 전압을 인가하여 레지스터의 값을 설정한다.
이와 같이 구성된 종래기술에 따른 칩의 연결장치의 동작을 설명하면 다음과 같다.
먼저, n비트 레지스터(11)의 값을 설정하기 위해 컨피그레이션 핀에 비트 수에 해당하는 0V 또는 5V의 전원을 인가하여 특정 레지스터의 값을 설정한다.
이때, n비트 레지스터(11)의 비트 수가 많아지면 컨피그레이션 핀 수도 많아져야 한다.
이와 같이 구성된 종래기술에 따른 칩 연결장치는 칩의 내부는 회로동작 상태를 결정하기 위한 n비트 레지스터의 값을 결정할 때 레지스터의 데이터 비트 수가 많아지면 컨피그레이션 핀의 수가 많아지는 문제점이 있다.
따라서, 컨피그레이션 핀이 많아지면 내부 로직(Logic) 회로의 크기 보다 핀의 배치를 위한 칩의 패드 때문에 전체 칩의 사이즈를 증가되는 문제점이 있다.
본 발명은 이와 같은 종래기술에 따른 문제점을 해결하기 위하여 안출한 것으로서, 본 발명의 목적은 전체 칩 사이즈를 줄이기 위한 한 개의 컨피그레이션 핀을 사용하는 칩 연결장치를 제공함에 있다.
제1도는 종래기술에 따른 칩 연결장치를 나타낸 구성도.
제2도는 본 발명에 따른 칩 연결장치를 나타낸 구성도.
제3a도는 제2도의 입력전압을 나타낸 도면.
제3b도는 제2도의 콘덴서에 충전되는 전압특성도.
제3c도는 제2도의 콘덴서에서 출력되는 전압파형도.
제3d도는 제2도의 n비트 카운터에 입력되는 클럭도이다.
* 도면의 주요부분에 대한 부호의 설명
20 : 칩 21,22 : 스위치부
23,24 : 제어부 25 : n비트 카운터
26 : n비트 레지스터
본 발명에 따른 칩 연결장치의 특징은, n비트 카운터 및 n비트 레지스터를 갖는 칩과, 상기 칩의 n비트 카운터의 인에이블단자에 연결된 제1스위치부와, 상기 n비트 카운터의 리셋단자에 연결된 제2스위치부와, 상기 제1스위치부에 연결된 비교기와, 상기 비교기의 반전단자에 연결된 전원전압 및 콘덴서와, 상기 비교기의 비반전단자에 연결된 가변전원과, 상기 제1스위치부의 일 단자에 연결된 제1제어부와, 상기 제2스위치부에 각각 연결된 저항과 제2제어부를 포함하여 외부 컨피그레이션 핀을 한 개로 줄여 칩 사이즈를 줄이는데 있다.
이하, 본 발명에 따른 칩 연결장치의 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
제2도는 본 발명에 따른 칩 연결장치를 나타낸 구성도이다.
제2도를 참조하면, 본 발명에 따른 칩 연결장치는 n비트 카운터(25) 및 n비트 레지스터(26)를 갖는 칩(20)과, 상기 칩(20)의 n비트 카운터(25)의 인에이블단자에 연결된 제1스위치부(21)와, n비트 카운터(25)의 리셋단자에 연결된 제2스위치부(24)와, 상기 제1스위치부(21)에 연결된 비교기(CP)와, 상기 비교기(CP)의 반전단자에 연결된 전원전압(VDD) 및 콘덴서(C)와, 상기 비교기(CP)의 비반전단자에 연결된 가변전원과, 상기 제1스위치부(21)의 일 단자에 연결된 제1제어부(23)와, 상기 제2스위치부(24)에 각각 연결된 저항(R)과 제2제어부(24)로 구성된다.
이와 같이 구성된 본 발명에 따른 칩 연결장치의 동작을 설명하면 다음과 같다.
먼저, 제1스위치와 제2스위치를 1로 연결한 모드 1과, 상기 제1스위치와 제2스위치를 2로 연결한 모드 2로 나눌 수 있다.
먼저, 모드 1일 때를 살펴보면, 전원을 온 시키면 제3a도에 나타낸 바와 같이, 비교기(CP)로 전압이 인가되는 동시에 커런트 소오스(Current Source)에 연결된 콘덴서(C)에 충전되는 전압은 제3b도에 나타낸 바와 같이, 시간에 대해 선형적으로 변화한다.
또한, 전원이 온되면 n비트 카운터(25)의 리셋단자로 전원전압(VDD) 즉, 리셋전압이 인가된다.
상기 비교기(CP)는 반전단자로 인가되는 전압과 가변전원에서 인가되는 전압을 비교하여 제3c도에 나타낸 바와 같이, 비교기(CP)의 출력이 갑자기 변화하도록 하여 n비트 카운터(25)가 제3c도의 ①과 ② 파형이 하이(high)인 구간에서는 n비트 카운터(25)가 증가하고 로우(low)인 구간에서는 증가를 멈추고 일정한 값을 유지하게 된다.
여기서, 상기 비교기(CP)의 출력이 갑자기 변하는 지점은 가변전원을 변화시킴으로서 가능하다.
또한, 모드 2일 때를 살펴보면, 모드 2는 외부 제1, 제2제어부(23)(24)가 필요하며, 상기 제1, 제2제어부(23)(24)에 의해 제어를 정확하게 할 수 있다.
상기 제1스위치부(21)와 제2스위치부(22)를 모드 2에 연결하고, 외부 제어신호를 컨피그레이션 핀에 제3c도에 나타낸 바와 같이, 인가한다.
이때, n비트 레지스터(26)의 값을 원하는 값으로 설정하기 위해 하이 구간의 폭을 조절하여 제3d도에 나타낸 바와 같이, 하이 구간에 들어가는 클럭의 개수를 조절한다.
따라서, 제3d도에 나타낸 클럭의 개수를 제3c도의 하이 구간에 n개를 입력한 경우는 n비트 레지스터(26) 값이 n으로 설정되고, m개의 클럭을 입력한 경우에는 n비트 레지스터(26) 값이 m으로 설정된다.
이때, n비트 카운터(25)에는 제3d도에 나타낸 바와 같이, 클락(VDD)을 인가된다.
상기 리셋전압은 제어기에서 필요한 시점에 로우를 주면 되고, 상기 리셋전압이 하이가 될 때 컨피그레이션 핀에는 하이가 입력되어 있어야 한다.
이때, 컨피그레이션 핀에 입력되는 전압이 하이일 때 클럭의 개수로 n비트 레지스터(26)의 값이 결정된다.
본 발명에 따른 칩 연결장치는 컨피그레이션 핀이 많은 회로를 사용할 경우 본 발명을 적용하면 칩 사이즈를 많이 줄일 수 있다.
따라서, 컨피그레이션 핀이 많을 경우 핀 배치를 위한 부분이 칩의 내부 메인회로보다 커져서 전체 칩의 사이즈를 증대하게 되므로 칩 사이즈를 줄이기 위해서는 본 발명을 적용하면 칩 사이즈를 많이 줄일 수 있다.

Claims (2)

  1. n비트 카운터 및 n비트 레지스터를 갖는 칩과; 상기 칩의 n비트 카운터의 인에이블단자에 연결된 제1스위치부와; 상기 n비트 카운터의 리셋단자에 연결된 제2스위치부와; 상기 제1스위치부에 연결된 비교기와; 상기 비교기의 반전단자에 연결된 전원전압 및 콘덴서와; 상기 비교기의 비반전단자에 연결된 가변전원과; 상기 제1스위치부의 일 단자에 연결된 제1제어부와; 상기 제2스위치부에 각각 연결된 저항과 제2제어부를 포함하여 구성됨을 특징으로 하는 칩 연결장치.
  2. 제1항에 있어서, 상기 n비트 레지스터에 한 개의 컨피그레이션 핀이 연결됨을 특징으로 하는 칩 연결장치.
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