KR100522430B1 - 리플리카 회로 - Google Patents

Abstract

본 발명의 리플리카 회로는, 테스트 로드를 리플리카 내에 배치하고, 이러한 테스트 로드의 저항과 캐패시터 값을 용도에 따라 조정함으로써 신뢰성을 확보하며, 기준 전압을 생성하고 이를 참조하여 데이터 출력 드라이버의 출력과 비교하도록 함으로써, 위상 스플리터(splitter)의 기능을 생략하도록 할 수 있는 리플리카 회로를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 딜레이 라인 및 출력 패드를 포함하는 DLL 회로에 있어서, 클럭 버퍼링 동작을 제외한 상기 딜레이 라인 이후의 동작을 수행하는 구성요소를 모델링하고, 상기 딜레이 라인의 출력 클럭 신호를 입력받아 처리하는 클럭 경로 모델부; 상기 출력 패드 이후에 장착되는 테스트 로드를 모델링하고, 상기 클럭 경로 모델부의 출력 신호를 입력받아 처리하는 테스트 로드 모델부; 및 상기 테스트 로드 모델부의 출력 신호를 입력받아 내부 클럭 신호를 생성하는 클럭 버퍼 모델부를 포함한다.

Description

리플리카 회로{REPLICA CIRCUIT}

본 발명은 리플리카 회로에 관한 것으로, 특히, DLL(Delay Locked Loop)에 적용되어, 여러 가지 조건에서 실제 회로와 가장 유사하게 동작하는 리플리카 회로에 관한 것이다.

일반적으로, DLL은, 외부 클럭과 이 외부 클럭이 리플리카를 거친 피드백 클럭과의 위상차를 비교하여 딜레이(Delay)를 조정하게 된다. 이러한 딜레이 모델은 가능한 한 클럭이 DLL을 거쳐 나온 후 출력 패드(Pad)까지의 회로를 그 순서와 팬-아웃, 로딩(loading)을 고려하여 설계하게 된다.

최근 들어, DRAM이 고속 동작의 환경에 직면하고, 그에 따라 DLL의 클럭 주기의 최소값도 급격하게 줄어들고 있는데, 이런 상황에서 DRAM과 칩셋(chipset) 사이의 신호 형태에 관한 부분이 점점 중요한 이슈가 되고 있다. 이런 외부 환경을 모사하기 위하여 DRAM 설계 시 데이터 출력 경로 부분에서 데이터 출력 패드에 테스트 로드(load)를 장착하여 실제 동작 환경과 유사한 조건을 만들게 된다.

이때, DLL 내 리플리카 회로 자체를 단순화하는 과정에서 회로 내부의 경로 순서와 로딩 등의 조건을 맞추어도, 리플리카 내의 특정 블록에서 입력 신호의 레벨 차이를 정확하게 모델링하지 못한다면, 결국, 여러 가지 조건에 따른 실제 회로의 변화와 다른 딜레이 값을 나타내게 되어 DLL 동작의 신뢰성을 저하시키는 문제점이 있다. 즉, 리플리카 회로는, DLL에서 빠져 나온 출력 클럭 신호가 통과하는 구성요소의 경로를 모델링한 것인데, 실제 테스트 시는 테스트 로드를 출력 패드에 장착하므로, 딜레이에 있어서 차이가 있을 수 있는 문제점이 있다.

상기 문제점을 해결하기 위하여 안출된 본 발명은 테스트 로드를 리플리카 내에 배치하고, 이러한 테스트 로드의 저항과 캐패시터 값을 용도에 따라 조정함으로써 신뢰성을 확보하며, 기준 전압을 생성하고 이를 참조하여 데이터 출력 드라이버의 출력과 비교하도록 함으로써, 위상 스플리터(splitter)의 기능을 생략하도록 할 수 있는 리플리카 회로를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명의 리플리카 회로는, 딜레이 라인 및 출력 패드를 포함하는 DLL 회로에 있어서, 클럭 버퍼링 동작을 제외한 상기 딜레이 라인 이후의 동작을 수행하는 구성요소를 모델링하고, 상기 딜레이 라인의 출력 클럭 신호를 입력받아 처리하는 클럭 경로 모델부; 상기 출력 패드 이후에 장착되는 테스트 로드를 모델링하고, 상기 클럭 경로 모델부의 출력 신호를 입력받아 처리하는 테스트 로드 모델부; 및 상기 테스트 로드 모델부의 출력 신호를 입력받아 내부 클럭 신호를 생성하는 클럭 버퍼 모델부를 포함한다.

또한, 상기 목적을 달성하기 위하여 본 발명의 리플리카 회로는, 딜레이 라인 및 출력 패드를 포함하는 DLL 회로에 있어서, 클럭 버퍼링 동작을 제외한 상기 딜레이 라인 이후의 동작을 수행하는 구성요소를 모델링하고, 상기 딜레이 라인의 출력 클럭 신호를 입력받아 처리하는 클럭 경로 모델부; 전원 전압(Vdd) 및 접지 전압(Vss) 사이의 전압 분배 과정을 통하여 기준 전압(Vref)을 생성하는 기준 전압 생성부; 상기 출력 패드 이후에 장착되는 테스트 로드를 모델링하고, 상기 클럭 경로 모델부의 출력 신호를 입력받아 처리하는 테스트 로드 모델부; 및 상기 테스트 로드 모델부의 출력 신호 및 상기 기준 전압(Vref)을 입력받아 차동 증폭 과정을 통하여 내부 클럭 신호를 생성하는 클럭 버퍼 모델부를 포함한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.

먼저, 도 1는 본 발명의 일 실시예에 의한 리플리카 회로가 적용되는 DLL 회로의 일례를 나타낸 블록도로서, 이러한 DLL 회로는, 클럭 버퍼(110), 위상 검출기(120), 시프트 레지스터(130), 코스 딜레이 라인(140) 및 리플리카부(150)를 포함한다.

클럭 버퍼(110)는, 외부 클럭 신호를 입력받고, 상기 외부 클럭 신호를 참조하여 DLL의 내부에서 사용될 기준 클럭 신호(Ref_clk)를 생성하는 역할을 한다.

또한, 위상 검출기(120)는, 상기 클럭 버퍼(110)에서 출력된 상기 기준 클럭 신호(Ref_clk)와 내부 클럭 신호(int_clk)를 비교하여 딜레이 튜닝을 위한 시프트 제어 신호를 생성하는 역할을 한다.

한편, 시프트 레지스터(130)는, 상기 위상 검출기(120)로부터의 상기 시프트 제어 신호를 입력받아, 딜레이를 수행하는 복수개의 시프트 신호를 생성하는 역할을 한다.

또한, 코스 딜레이 라인(140)은, 상기 클럭 버퍼(110)에서 출력된 상기 기준 클럭 신호(Ref_clk)를 입력받고, 상기 시프트 레지스터(130)에서 출력된 상기 복수개의 시프트 신호에 따라 상기 기준 클럭 신호(Ref_clk)의 딜레이를 조정하고, 이를 통하여 출력 클럭 신호(CLKout)를 생성하는 역할을 한다.

한편, 리플리카부(150)는, 상기 코스 딜레이 라인(140)으로부터 상기 출력 클럭 신호(CLKout)를 입력받고, 상기 출력 클럭 신호(CLKout)가 코스 딜레이 라인(140)에서 출력된 후 통과하는 구성요소의 경로를 반영하여 상기 내부 클럭 신호(int_clk)를 생성하는 역할을 한다.

상술한 DLL 회로의 동작을 살펴보면, 외부 클럭 신호가 클럭 버퍼(110)에 입력되어 DLL의 내부에서 사용될 기준 클럭 신호(Ref_clk)가 생성되고, 이 기준 클럭 신호(Ref_clk)가 코스 딜레이 라인(140) 및 리플리카부(150)를 거쳐 내부 클럭 신호(int_clk)가 생성된다. 이때, 위상 검출기(120)에서 이러한 기준 클럭 신호(Ref_clk)와 내부 클럭 신호(int_clk)를 비교하여 딜레이를 조정하게 된다.

도 2는 본 발명의 일 실시예에 의한 리플리카 회로(150)를 나타낸 블록도로서, 이에 관하여 설명하면 다음과 같다.

클럭 경로 모델부(210)는, 클럭 버퍼링 동작을 제외한 딜레이 라인 이후의 동작을 수행하는 구성요소를 모델링하고, 상기 출력 클럭 신호(CLK_out)를 입력받아 처리하는 역할을 한다. 여기서, 상기 클럭 경로 모델부(210)는, 상기 구성요소를 모델링함에 있어서, 실제 회로의 크기와 면적을 그대로 옮겨놓는 것이 아니라, 일정 비율로 축소하여 구현된다.

또한, 테스트 로드 모델부(220)는, 출력 패드 이후에 장착되는 테스트 로드를 모델링하고, 상기 클럭 경로 모델부(210)의 출력 신호를 입력받아 칩셋에서 입력되는 클럭 신호의 스윙 형태를 모사하는 역할을 한다. 여기서, 상기 테스트 로드 모델부(220)에 관하여 상세히 설명하면 다음과 같다.

상기 테스트 로드 모델부(220) 내에 장착된 복수개의 저항(221)은, 제1 단자가 전원 전압에 연결되어 저항값을 제공하는 역할을 한다.

또한, 상기 테스트 로드 모델부(220) 내에 장착된 제1 스위치군(222)은, 제1 단자는 상기 복수개의 저항(221)의 제2 단자에 각각 연결되고, 제2 단자는 상기 클럭 경로 모델부(210)의 출력단에 연결되어, 상기 복수개의 저항(221)이 제공하는 저항값을 조정하는 역할을 한다.

한편, 상기 테스트 로드 모델부(220) 내에 장착된 복수개의 커패시터(223)는, 제1 단자가 접지되어, 커패시턴스 값을 제공하는 역할을 한다.

또한, 상기 테스트 로드 모델부(220) 내에 장착된 제2 스위치군(224)은, 제1 단자는 상기 복수개의 커패시터(223)의 제2 단자에 각각 연결되어, 상기 복수개의 커패시터(223)가 제공하는 커패시턴스 값을 조정하는 역할을 한다. 여기서, 본 발명의 회로가 적용되는 용도(예를 들어, 주메모리, 그래픽 메모리)에 따라 상기 커패시턴스 값 및 상기 저항값을 조정할 수 있다.

한편, 클럭 버퍼 모델부(230)는, 상기 테스트 로드 모델부(220)의 출력 신호를 입력받아 상기 내부 클럭 신호(int_clk)를 생성하는 역할을 한다.

도 3은 본 발명의 리플리카 회로에 적용되는 출력 로드 회로의 일례를 나타낸 예시도로서, 이를 참조하여 상술한 본 발명의 리플리카 회로의 동작에 관하여 설명하면 다음과 같다.

만약, 실제 회로에 비하여 1/10로 축소한 리플리카 회로의 경우라고 가정할 때, 주메모리의 용도로 사용된다면, 저항값이 50Ω, 커패시턴스 값이 30pF이므로, 리플리카 회로 내 테스트 로드 모델부(220)에 적용되는 저항값은 10배가 되어 500Ω이 되고, 커패시턴스 값은 1/10가 되어 3pF이 된다. 그래픽 메모리의 용도로 사용되는 경우에는 그에 따라, 스위치군(222, 224)을 조정하여 저항값 및 커패시턴스 값을 조절하게 된다.

도 4는 본 발명의 다른 일 실시예에 의한 리플리카 회로를 나타낸 블록도로서, 이에 관하여 설명하면 다음과 같다.

클럭 경로 모델부(410)는, 클럭 버퍼링 동작을 제외한 딜레이 라인 이후의 동작을 수행하는 구성요소를 모델링하고, 상기 출력 클럭 신호(CLK_out)를 입력받아 처리하는 역할을 한다. 여기서, 상기 클럭 경로 모델부(410)는, 상기 구성요소를 모델링함에 있어서, 실제 회로의 크기와 면적을 그대로 옮겨놓는 것이 아니라, 일정 비율로 축소하여 구현된다.

또한, 테스트 로드 모델부(420)는, 출력 패드 이후에 장착되는 테스트 로드를 모델링하고, 상기 클럭 경로 모델부(410)의 출력 신호를 입력받아 칩셋에서 입력되는 클럭 신호의 스윙 형태를 모사하는 역할을 한다.

한편, 기준 전압 생성부(430)는, 전원 전압(Vdd) 및 접지 전압(Vss) 사이의 전압 분배 과정을 통하여 기준 전압(Vref)을 생성하고, 상기 기준 전압(Vref)을 후술하는 클럭 버퍼 모델부(440)로 인가하는 역할을 한다.

한편, 클럭 버퍼 모델부(440)는, 상기 테스트 로드 모델부(420)의 출력 신호 및 상기 기준 전압 생성부(430)의 상기 기준 전압(Vref)을 입력받아 차동 증폭 과정을 통하여 상기 내부 클럭 신호(int_clk)를 생성하는 역할을 한다. 여기서, 상기 테스트 로드 모델부(420)의 출력 신호 및 상기 기준 전압 생성부(430)의 상기 기준 전압(Vref)은, 외부 클럭 신호 및 그 반전 신호의 역할을 수행함으로써, 위상 스플리터(splitter)가 필요성을 없앨 수 있다.

이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.

본 발명은, 테스트 로드를 리플리카 내에 배치하고, 이러한 테스트 로드의 저항과 캐패시터 값을 용도에 따라 조정함으로써 신뢰성을 확보하며, 기준 전압을 생성하고 이를 참조하여 데이터 출력 드라이버의 출력과 비교하도록 함으로써, 위상 스플리터(splitter)의 기능을 생략하도록 할 수 있는 이점이 있다.

도 1는 본 발명의 일 실시예에 의한 리플리카 회로가 적용되는 DLL 회로의 일례를 나타낸 블록도,

도 2는 본 발명의 일 실시예에 의한 리플리카 회로를 나타낸 블록도,

도 3은 본 발명의 리플리카 회로에 적용되는 출력 로드 회로의 일례를 나타낸 예시도,

도 4는 본 발명의 다른 일 실시예에 의한 리플리카 회로를 나타낸 블록도,

* 도면의 주요 부분에 대한 부호의 설명 *

110 : 클럭 버퍼 120 : 위상 검출기

130 : 시프트 레지스터 140 : 코스 딜레이 라인

150 : 리플리카부

Claims (6)

1. 딜레이 라인 및 출력 패드를 포함하는 DLL 회로에 있어서,

   클럭 버퍼링 동작을 제외한 상기 딜레이 라인 이후의 동작을 수행하는 구성요소를 모델링하고, 상기 딜레이 라인의 출력 클럭 신호를 입력받아 처리하는 클럭 경로 모델부;

   상기 출력 패드 이후에 장착되는 테스트 로드를 모델링하고, 상기 클럭 경로 모델부의 출력 신호를 입력받아 처리하는 테스트 로드 모델부; 및

   상기 테스트 로드 모델부의 출력 신호를 입력받아 내부 클럭 신호를 생성하는 클럭 버퍼 모델부

   를 포함하는 것을 특징으로 하는 리플리카 회로.
2. 제1항에 있어서, 상기 테스트 로드 모델부는,

   제1 단자가 전원 전압에 연결된 복수개의 저항;

   제1 단자는 상기 복수개의 저항의 제2 단자에 각각 연결되고, 제2 단자는 상기 클럭 경로 모델부의 출력단에 연결되어, 상기 복수개의 저항이 제공하는 저항값을 조정하는 제1 스위치군;

   제1 단자가 접지된 복수개의 커패시터; 및

   제1 단자는 상기 복수개의 커패시터의 제2 단자에 각각 연결되어, 상기 복수개의 커패시터가 제공하는 커패시턴스 값을 조정하는 제2 스위치군

   을 포함하는 것을 특징으로 하는 리플리카 회로.
3. 제2항에 있어서,

   상기 커패시턴스 값 및 상기 저항값은, 상기 테스트 로드 모델부가 장착된 메모리 회로의 용도에 따라 조정되는

   것을 특징으로 하는 리플리카 회로.
4. 딜레이 라인 및 출력 패드를 포함하는 DLL 회로에 있어서,

   클럭 버퍼링 동작을 제외한 상기 딜레이 라인 이후의 동작을 수행하는 구성요소를 모델링하고, 상기 딜레이 라인의 출력 클럭 신호를 입력받아 처리하는 클럭 경로 모델부;

   전원 전압(Vdd) 및 접지 전압(Vss) 사이의 전압 분배 과정을 통하여 기준 전압(Vref)을 생성하는 기준 전압 생성부;

   상기 출력 패드 이후에 장착되는 테스트 로드를 모델링하고, 상기 클럭 경로 모델부의 출력 신호를 입력받아 처리하는 테스트 로드 모델부; 및

   상기 테스트 로드 모델부의 출력 신호 및 상기 기준 전압(Vref)을 입력받아 차동 증폭 과정을 통하여 내부 클럭 신호를 생성하는 클럭 버퍼 모델부

   를 포함하는 것을 특징으로 하는 리플리카 회로.
5. 제4항에 있어서, 상기 테스트 로드 모델부는,

   제1 단자가 전원 전압에 연결된 복수개의 저항;

   제1 단자는 상기 복수개의 저항의 제2 단자에 각각 연결되고, 제2 단자는 상기 클럭 경로 모델부의 출력단에 연결되어, 상기 복수개의 저항이 제공하는 저항값을 조정하는 제1 스위치군;

   제1 단자가 접지된 복수개의 커패시터; 및

   제1 단자는 상기 복수개의 커패시터의 제2 단자에 각각 연결되어, 상기 복수개의 커패시터가 제공하는 커패시턴스 값을 조정하는 제2 스위치군

   을 포함하는 것을 특징으로 하는 리플리카 회로.
6. 제5항에 있어서,

   상기 커패시턴스 값 및 상기 저항값은, 상기 테스트 로드 모델부가 장착된 메모리 회로의 용도에 따라 조정되는

   것을 특징으로 하는 리플리카 회로.