KR100278649B1

KR100278649B1 - 반도체메모리장치의출력드라이버제어회로

Info

Publication number: KR100278649B1
Application number: KR1019970035591A
Authority: KR
Inventors: 윤순병
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-07-28
Filing date: 1997-07-28
Publication date: 2001-01-15
Also published as: KR19990012250A

Abstract

본 발명은 반도체 메모리 장치의 출력 드라이버 제어회로를 개시한다. 이 출력 드라이버 제어회로는 출력 드라이버에 흐르는 전류를 제어하여 출력 드라이버에 걸리는 전압을 원하는 출력 로우 전압으로 설정하며, 전류 제어 인에이블 로직부 및 전류 제어신호 발생부를 구비한다. 전류 제어 인에이블 로직부는 파워업후에 칩 초기화 주기시에 발생되는 파워리셋 신호 또는 메모리 리프레쉬 주기시에 발생되는 리프레쉬 신호에 응답하여 전류 제어 인에이블 신호를 발생한다. 전류 제어신호 발생부는 전류 제어 인에이블 신호에 응답하여, 원하는 출력 로우 전압에 상응하는 전류 제어신호를 발생하고, 전류 제어신호를 출력 드라이버로 출력한다.

Description

반도체 메모리 장치의 출력 드라이버 제어회로{Circuit for controlling output driver in semiconductor memory device}

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 출력 드라이버에 흐르는 전류를 제어하여 출력 드라이버에 걸리는 전압을 원하는 출력 로우 전압으로 설정하는 반도체 메모리 장치의 출력 드라이버 제어회로에 관한 것이다.

이하, 종래의 출력 드라이버 제어회로의 구성 및 동작을 첨부한 도면을 참조하여 다음과 같이 설명한다.

도 1은 종래의 출력 드라이버 제어회로를 설명하기 위한 개념적인 블럭도로서, 요구 패킷 입력 및 해석부(120) 및 전류 제어신호 발생부(140)로 구성된다.

도 1에 도시된 종래의 출력 드라이버 제어회로는 반도체 메모리 장치 특히, 메모리의 속도 향상을 위해 패킷 방식을 이용하는 램버스 디램(Rambus DRAM) 메모리 장치에서, 파워업(power up)후에 칩 초기화 주기시 또는 메모리 리프레쉬(refresh) 주기시에 출력 드라이버(160)의 전류를 프로그램가능하게 제어한다. 이러한 전류 제어(current control)는 출력 드라이버(160)에 걸리는 전압을 반도체 메모리 장치의 규격에 명시된 출력 로우 전압(Vol)으로 설정하기 위함이다.

전술한 바와 같이, 패킷 방식을 이용하는 반도체 메모리 장치에서 종래의 출력 드라이버 제어회로는 전류 제어를 위해 반드시 요구 패킷(Request Packet)을 입력하였다. 간략하게 설명하면, 도 1에 도시된 요구 패킷 입력 및 해석부(120)는 요구 패킷을 입력하여 해석하고, 해석된 결과에 따라서 전류 제어신호 발생부(140)는 전류 제어신호를 발생하여 출력 드라이버(160)에 걸리는 전압이 원하는 출력 로우 전압(Vol)으로 설정되도록 출력 드라이버(160)의 전류를 제어한다.

도 2는 도 1에 도시된 출력 드라이버 제어회로의 상세한 도면으로서, 요구 패킷 입력기(122), 요구 패킷 해석기(124), 전류 제어 인에이블 회로(126), 전송 제어기(128), 전압 입력기(142), 전압 비교기(144) 및 업다운 카운터(146)로 구성된다.

요구 패킷 입력기(122)는 요구 패킷을 일시 저장하는 버퍼로서 역할을 하고, 요구 패킷 해석기(124)는 입력된 요구 패킷이 전류 제어에 필요한 패킷인가 해석한다. 전류 제어 인에이블 회로(126)는 요구 패킷 해석기(124)로부터 전류 제어에 필요한 신호를 받으면, 전류 제어 인에이블신호(CC_EN) 및 독출 제어신호(RD)를 발생한다. 전송 제어기(128)에서, 데이타 레지스터(132)는 전술한 독출 제어신호(RD)에 응답하여 로우 레벨의 데이타를 출력하고, 그 출력은 인터버(134)를 통해 반전된다. 반전 논리곱 게이트(136)는 인터버(134)의 출력 즉, 하이 레벨의 데이타를 한 입력으로 입력하고, 그 출력은 인버터(138)를 통해 반전된다. 따라서, 인버터(138)의 출력은 반전 논리곱 게이트(136)의 다른 입력에 상응하여 출력 드라이버(160)의 전류를 제어하게 된다.

한편, 전압 입력기(142)는 전술한 전류 제어 인에이블신호(CC_EN)에 응답하여 제1 및 제2패드(152 및 154)를 통해 초기 전압들(Vt1 및 Vt2)(여기서, Vt1은 고정되어 항상 출력 하이 전압(Voh)을 유지하고, Vt2는 출력 드라이버(160)에 걸리는 초기 전압임)을 입력하고, 그 분배된 전압을 출력한다. 전압 비교기(144)는 분배된 전압을 기준 전압(Vref)과 비교하고, 비교된 결과에 따라 업다운 카운터(146)는 전류 제어신호(ictrl<0:5>)를 발생한다. 여기서, 전류 제어신호(ictrl<0:5>)는 전술한 반전 논리곱 게이트(136)의 다른 입력으로서 입력된다. 따라서, 전류 제어신호(ictrl<0:5>)에 상응하여 출력 드라이버(160)의 해당 트랜지스터들(m0~m5)이 온 또는 오프되고, 그에 따라 출력 드라이버(160)에 연결된 제2패드(154)에 걸린 초기 전압(Vt2)이 원하는 출력 로우 전압(Vol)에 가까워지도록 조정된다.

실제로, 출력 드라이버 제어회로는 초기 전압(Vt2)을 원하는 출력 로우 전압(Vol)으로 풀다운(pull down)시키기 위해서 다수회 예컨대, 128회의 요구 패킷을 입력하고, 전술한 동작을 반복한다.

도 3은 파워업후에 칩 초기화 주기시 종래의 전류 제어 초기화 시간을 설명하기 위한 파형도이다. 공급전압(VDD)이 인가되어 파워업되면, 파워리셋 신호(BPRST)가 발생한다. 반도체 메모리 장치의 파워업후에 칩 초기화 주기는 5μs정도의 지연 루프 동기(DLL:Delay Loop Lock) 동기시간, 4μs정도의 전류 제어 초기화 시간, 트랜잭션(transaction)...순으로 진행하게 된다. 여기서, DLL 동기시간은 칩 내부의 DLL 발생기에서 외부 클럭과 내부 클럭의 동기를 맞추어 기준 클럭(RX)을 발생하는데 요구되는 주기이다.

전술한 종래의 출력 드라이버 제어회로에 의하면, 파워업후에 칩 초기화 주기시 전류 제어 초기화를 위해 다수회의 요구 패킷이 필요하고, 또한 메모리 리프레쉬 주기시에도 전류 제어 재교정을 위해 다수회의 요구 패킷이 필요하므로, 전류 제어를 위해 시간이 소요되는 문제점이 있다.

본 발명이 이루고자 하는 기술적 과제는, 요구 패킷을 사용하지 않고 간단한 회로 구성으로 출력 드라이버의 전류 제어를 인에이블함으로써, DLL 주기내에서 전류 제어를 설정하여 전체적으로 칩 초기화 주기시간을 단축하고, 메모리 리프레쉬 주기동안 칩 내부에서 자동으로 전류 제어를 설정하여 전류 제어를 위한 CPU의 메모리 액세스에 대한 제약을 해결하는 반도체 메모리 장치의 출력 드라이버 제어회로를 제공하는데 있다.

도 1은 종래의 출력 드라이버 제어회로를 설명하기 위한 개념적인 블럭도이다.

도 2는 도 1에 도시된 출력 드라이버 제어회로의 상세한 도면이다.

도 3은 파워업후에 칩 초기화 주기시 종래의 전류 제어 초기화 시간을 설명하기 위한 파형도이다.

도 4는 본 발명에 따른 출력 드라이버 제어회로를 설명하기 위한 개념적인 블럭도이다.

도 5는 도 4에 도시된 출력 드라이버 제어회로의 상세한 도면이다.

도 6은 파워업후에 칩 초기화 주기시 본 발명에 따른 전류 제어 초기화 시간을 설명하기 위한 파형도이다.

도 7은 메모리 리프레쉬 주기시 본 발명에 따른 전류 제어 재교정 시간을 설명하기 위한 파형도이다.

상기 과제를 이루기 위하여, 출력 드라이버에 흐르는 전류를 제어하여 출력 드라이버에 걸리는 전압을 원하는 출력 로우 전압으로 설정하는, 본 발명에 의한 반도체 메모리 장치의 출력 드라이버 제어회로는 전류 제어 인에이블 로직부 및 전류 제어신호 발생부로 구성된다. 전류 제어 인에이블 로직부는 파워업후에 칩 초기화 주기시에 발생되는 파워리셋 신호 또는 메모리 리프레쉬 주기시에 발생되는 리프레쉬 신호에 응답하여 전류 제어 인에이블 신호를 발생한다. 그리고, 전류 제어신호 발생부는 전류 제어 인에이블 신호에 응답하여, 원하는 출력 로우 전압에 상응하는 전류 제어신호를 발생하고, 전류 제어신호를 출력 드라이버로 출력한다. 이에 따라, 요구 패킷을 이용하지 않고 간단한 회로구성으로 출력 드라이버의 전류를 제어함으로써, DLL 동기시간내에서 전류 제어를 수행할 수 있고, 또한 메모리 리프레쉬 구간동안에 전류 제어를 자동으로 재교정할 수 있으며, 이에 따라 칩 초기화 시간을 감소할 수 있고, 메모리 리프레쉬 구간동안 중앙 처리장치의 요구 패킷에 대한 제약을 해결할 수 있다.

이하, 본 발명에 따른 반도체 메모리 장치의 출력 드라이버 제어회로의 구성 및 동작을 첨부한 도면을 참조하여 다음과 같이 설명한다.

도 4는 본 발명에 따른 출력 드라이버 제어회로를 설명하기 위한 개념적인 블럭도로서, 전류 제어 인에이블 로직부(220) 및 전류 제어신호 발생부(240)로 구성된다.

도 4에 도시된 본 발명에 따른 제어회로는 반도체 메모리 장치 특히, 패킷 방식을 이용하는 램버스 디램 메모리 장치에서 전류 제어를 수행할 수 있는 주기시에 출력 드라이버(260)의 전류를 프로그램가능하게 제어하지만, 도 2에 도시된 종래의 전류 제어회로와 비교하여 요구 패킷을 입력받아 인에이블되지 않는다.

전류 제어를 수행할 수 있는 주기를 파워업후에 칩 초기화 주기 또는 메모리 리프레쉬 주기로 한다면, 도 4에 도시된 제어 전류 인에이블 로직부(220)는 칩 초기화 주기시에 발생되는 파워리셋 신호(BPRST_CC) 또는 메모리 리프레쉬 신호(Refresh)를 입력하여 전류 제어 인에이블 신호를 발생한다. 전류 제어 인에이블 신호가 발생되는 동안에, 전류 제어신호 발생부(240)는 전류 제어신호를 발생하여 출력 드라이버(260)의 전류를 제어함으로써, 출력 드라이버(260)에 걸리는 전압이 소정 출력 로우 전압(Vol) 즉, 반도체 메모리 장치의 규격에 명시된 출력 로우 전압으로 설정되도록 조정한다.

도 5는 도 3에 도시된 전류 제어회로의 바람직한 실시예의 상세한 도면으로서, 인에이블 발생기(222), 펄스 발생기(224), 전송 제어기(226), 전압 입력기(242), 전압 비교기(244) 및 업다운 카운터(246)로 구성된다.

도 4에서의 제어 전류 인에이블 로직부(220)는 도 5에서와 같이 인에이블 발생기(222), 펄스 발생기(224) 및 전송 제어기(226)로 구성된다.

인에이블 발생기(222)는 파워업후에 칩 초기화시에 발생되는 파워리셋 신호(BPRST_CC)를 입력하거나, 또는 메모리 리프레쉬 주기시에 발생되는 리프레쉬 신호(Refresh)를 입력한다. 이러한 인에이블 발생기(222)는 반전 논리합 게이트(202) 및 인터버(204)로 간단하게 구성될 수 있다. 여기서, 반전 논리합 게이트(232)는 파워리셋 신호(BPRST_CC) 및 리프레쉬 신호(Refresh)를 반전 논리합하고, 인터버(234)는 반전 논리합 게이트(232)의 출력을 반전시켜, 반전된 결과를 인에이블 신호로서 출력한다. 즉, 파워리셋 신호(BPRST_CC) 및 리프레쉬 신호(Refresh)중 한 신호가 하이 레벨로 인에이블되어 입력되면, 인버터(234)를 통해 하이 레벨의 신호를 발생함으로써, 간단하게 전류 제어를 할 수 있게 된다.

펄스 발생기(224)는 인에이블 발생기(222)의 출력 신호와 기준 클럭(RX) 신호를 입력하고, 인에이블 발생기(222)의 출력의 액티브 구간동안에 기준 클럭(RX)을 소정수만큼 카운팅하여 소정 주기를 갖는 펄스 신호를 전류 제어 인에이블 신호(CCeval)로서 발생한다. 이러한 펄스 발생기(234)는 카운터로 간단하게 구성되며, 기준 클럭(RX)은 외부 클럭을 버퍼링한 신호이고, 전술한 소정 주기는 예컨대, 12사이클*33.33ns=40ns이다.

전송 제어기(226)는 전술한 전류 제어 인에이블 신호(CCeval)를 입력하고, 전류 제어 인에이블 신호(CCeval)가 하이 레벨인 구간동안에 전류 제어신호(ictrl)(이후에 상세히 설명됨)를 출력 드라이버(260)로 출력한다.

이러한 전송 제어기(226)는 데이타 레지스터(232), 인버터(234), 반전 논리곱 게이트(236) 및 인버터(238)로 구성된다. 여기서, 데이타 레지스터(232)는 전류 제어 인에이블 신호(CCeval)가 인가되는 게이트, 접지단(GND)에 연결된 소스 및 인버터(234)의 입력단에 연결된 드레인을 갖는 NMOS 트랜지스터로 간단하게 구성된다. 데이타 레지스터(232)는 하이 레벨의 전류 제어 인에이블 신호(CCeval)에 응답하여 로우 레벨의 데이타를 출력하고, 그 출력은 인버터(234)를 통해 반전된다. 반전 논리곱 게이트(236)는 인버터(234)의 출력 즉, 하이 레벨의 데이타를 한 입력으로 입력하고, 그 출력은 인버터(238)를 통해 반전된다. 여기서, 인버터(238)의 출력은 인버터(234)의 출력이 하이 레벨인 동안에 반전 논리곱 게이트(236)의 다른 입력에 상응하여 출력 드라이버(260)의 전류를 제어하게 된다.

한편, 도 4에 도시된 전류 제어신호 발생부(240)는 도 5에서와 같이 전압 입력기(242), 전압 비교기(244) 및 업다운 카운터(246)로 구성된다.

전압 입력기(242)는 전술한 펄스 발생기(224)로부터의 전류 제어 인에이블 신호(CCeval)를 입력하고, 전류 제어 인에이블 신호(CCeval)가 하이 레벨인 구간동안에 초기 전압들(Vt1 및 Vt2)(여기서, Vt1은 고정되어 항상 출력 하이 전압(Voh)을 유지하고, Vt2는 출력 드라이버(260)에 걸리는 초기 전압임)을 입력하여, 그 분배된 전압을 출력한다. 구체적으로, 전류 제어 인에이블 신호(CCeval)가 하이 레벨이면 NMOS 트랜지스터들(MN1 및 MN2)이 턴온되고, 제1 및 제2패드(252 및 254)에 걸린 전압들(Vt1 및 Vt2)은 각각 저항들(R1 및 R2, 단, R1=R2)을 통해 (Vt1+Vt2)/2로 분배된다.

전압 비교기(244)는 전압 입력기(242)로부터 분배된 전압을 입력하여 기준 전압(Vref)와 비교하고, 분배된 전압이 기준 전압(Vref)보다 크면 하이 레벨의 신호를 출력하고, 그렇지 않으면 로우 레벨의 신호를 출력한다.

업다운 카운터(246)는 기준 클럭(RX)에 응답하여 전압 비교기(244)로부터의 출력을 입력한다. 하이 레벨의 신호가 입력되면 이전 전류 제어신호(ictrl<0:5>)를 1증가시키고, 로우 레벨의 신호가 입력되면 전류 제어신호(ictrl<0:5>)를 1감소시킨다. 여기서, 이전 전류 제어신호(ictrl<0:5>)는 업다운 카운터(246)에 미리 저장된 초기값이거나, 바로 이전 전류 제어시에 설정된 전류 제어신호이다.

업다운 카운터(246)에서 증가 또는 감소된 전류 제어신호(ictrl<0:5>)는 전술한 전송 제어기(226)의 반전 논리곱 게이트(236)의 다른 입력으로서 입력된다. 따라서, 전류 제어신호(ictrl<0:5>)에 상응하여 출력 드라이버(260)의 해당 트랜지스터들(m0~m5)이 온 또는 오프되고, 그에 따라 출력 드라이버(260)에 연결된 제2패드(254)에 걸린 초기 전압(Vt2)이 원하는 출력 로우 전압(Vol)에 가까워지도록 조정된다.

도 5에서 전류 제어신호(ictrl<0:5>)를 입력으로 하는 반전 논리곱 게이트(236) 및 인버터(238)는 실제로 복수개로 구성되어 ictrl<0:5>를 병렬로 처리하고, 인버터(234)의 출력이 하이 레벨일 때, ictrl<0:5>에 상응하는 인버터(238)의 출력(q<0:5>)은 출력 드라이버(260)의 NMOS 트랜지스터들(m0~m5) 각각으로 인가된다. 즉, 편의상 도면에서는 q<0:5>가 m0~m5에 공통으로 인가되는 것처럼 도시하였지만, 실제로 q<0:5>의 최하위 내지 최상위 비트는 m0 내지 m5에 각각 인가된다. 또한, m0~m5의 크기는 m1=2*m0, m2=2*m1, m3=2*m2, m4=2*m3, m5=2*m4등으로 구성될 수 있다.

전류 제어신호 발생부(240)에서 전류 제어신호(ictrl<0:5>)에 따라 출력 로우 전압(Vol)을 얻는 동작을 예를 들어 설명한다.

예컨대, 제1 및 제2패드(252 및 254)에 각각 인가된 초기 전압들(Vt1 및 Vt2)이 2.5V이고, 원하는 출력 로우 전압(Vol)이 2.0V이고, 업다운 카운터(246)에 저장되어 있던 이전 ictrl<0:5>=100001이면, 전압 비교기(244)는 2.5V로 분배된 전압을 기준 전압(Vref=2.1V)가 비교하여 하이 레벨의 신호를 출력하고, 업다운 카운터(246)는 이전 ictrl을 1증가시켜 ictrl<0:5>=100010로 출력한다. ictrl<0:5>=100010에 따라 출력 드라이버(260)의 m1,m5가 턴온되고 나머지가 턴오프되면, 이전에 m0,m5가 턴온되고 나머지가 턴오프되는 것보다 전류량이 증가되어 제2패드(254)에 걸리는 전압을 출력 로우 전압(Vol)에 가까워지도록 낮추게 된다. 또한, 이러한 동작을 반복하다가 제2패드(254)에 걸리는 전압이 출력 로우 전압(Vol)보다 낮게 되면, 다시 업다운 카운터(246)를 통해 1감소시켜 출력 로우 전압(Vol)을 높이면된다.

결국, 전류 제어신호 발생부(240)는 전류 제어 인에이블부(220)에 의해 출력 드라이버(260)의 전류 제어를 수행할 수 있는 상태가 되면, 원하는 출력 로우 전압(Vol)을 얻을 때까지 전류 제어신호(ictrl<0:5>)를 프로그램가능하게 발생시키고, 원하는 출력 로우 전압(Vol)을 얻게 되면 전류 제어신호(ictrl<0:5>)를 고정된 값으로 세팅한다.

공급전압(VDD)이 인가되어 파워업되면, 실질적인 파워리셋 신호(BPRST)가 발생한다. 여기서, DLL 동기시간은 칩 내부의 DLL 발생기에서 외부 클럭과 내부 클럭의 동기를 맞추어 도 5에 도시된 기준 클럭(RX)을 발생하는데 요구되는 시간이다. 도 5에 도시된 인에이블 발생기(222)로 입력되는 파워리셋 신호(BPRST_CC)는 실질적인 파워리셋 신호(BPRST)로부터 소정 시간 지연된 신호로서, DLL 동기시간내에서 발생된다. 도 5에 도시된 펄스 발생기(224)로부터 출력되는 전류 제어 인에이블 신호(CCeval)는 파워리셋 신호(BPRST_CC)의 액티브 구간동안에 발생된다.

결국, 칩 초기화 주기시에 전류 제어 초기화를 수행할 경우에, 본 발명에 따른 출력 드라이버 제어회로는 요구 패킷을 사용하지 않고 DLL 동기시간내에서 (즉, 전류 제어 초기화 주기가 포함됨) 파워리셋 신호(BPRST_CC)를 입력하여 전류 제어 인에이블 신호(CCeval)를 발생한다.

도 7은 리프레쉬 주기시 본 발명의 전류 제어 구간을 설명하기 위한 파형도이다. 도 6과 비교하여 파워리셋 신호(BPRST_CC)가 인에이블되지 않을 때 전류 제어 인에이블 신호(CCeval)는 리프레쉬 신호(Refresh)의 액티브 구간동안에 발생된다.

결국, 메모리 리프레쉬 주기시에 전류 제어 재교정을 수행할 경우에도, 본 발명에 따른 출력 드라이버 제어회로는 요구 패킷을 사용하지 않고 리프레쉬 신호(Refresh)를 입력하여 전류 제어 인에이블 신호(CCeval)를 발생한다.

이상에서 설명한 바와 같이, 본 발명에 의한 출력 드라이버 제어회로는 요구 패킷을 이용하지 않고 간단한 회로구성으로 출력 드라이버의 전류 제어를 인에이블함으로써, DLL 동기시간내에서 전류 제어를 수행할 수 있고, 또한 메모리 리프레쉬 구간동안에 전류 제어를 자동으로 재교정할 수 있으며, 이에 따라 칩 초기화 시간을 감소할 수 있고, 메모리 리프레쉬 구간동안 중앙 처리장치의 요구 패킷에 대한 제약을 해결할 수 있는 이점이 있다.

Claims

출력 드라이버에 흐르는 전류를 제어하여 출력 드라이버에 걸리는 전압을 원하는 출력 로우 전압으로 설정하는 반도체 메모리 장치의 출력 드라이버 제어회로에 있어서,

파워업후에 칩 초기화 주기시에 발생되는 파워리셋 신호 또는 메모리 리프레쉬 주기시에 발생되는 리프레쉬 신호에 응답하여 인에이블 신호를 발생하는 인에이블 발생기;

상기 인에이블 신호를 기준 클럭에 응답하여 소정 주기를 갖는 전류 제어 인에이블 신호로 변환하는 펄스 발생기; 및

상기 전류 제어 인에이블 신호에 응답하여 전류 제어신호를 상기 출력 드라이버로 전송하는 전송 제어기를 구비한 전류 제어 인에이블 로직부; 및

상기 전류 제어 인에이블 신호에 응답하여, 상기 원하는 출력 로우 전압에 상응하는 전류 제어신호를 발생하고, 상기 전류 제어신호를 상기 출력 드라이버로 출력하는 전류 제어신호 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 출력 드라이버 제어회로.
제1항에 있어서, 상기 인에이블 발생기는,

상기 파워리셋 신호 및 상기 리프레쉬 신호를 반전 논리합하는 반전 논리합 게이트; 및

상기 반전 논리합 게이트의 출력을 반전시키고, 반전된 결과를 상기 인에이블 신호로서 출력하는 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 출력 드라이버 제어회로.
제1항에 있어서, 상기 펄스 발생기는,

상기 인에이블 신호의 액티브 구간동안에 상기 기준 클럭을 소정수만큼 카운팅하여 상기 전류 제어 인에이블 신호를 주기적으로 발생하는 카운터인 것을 특징으로 하는 반도체 메모리 장치의 출력 드라이버 제어회로.
제1항에 있어서, 상기 전송 제어기는,

상기 전류 제어 인에이블 신호에 응답하여 소정 레벨의 데이타를 출력하는 데이타 레지스터;

상기 소정 레벨의 데이타를 반전시키는 제1인버터;

상기 제1인버터의 출력과 상기 전류 제어신호를 반전 논리곱하는 반전 논리곱 수단; 및

상기 반전 논리곱 게이트의 출력을 반전시키고, 반전된 결과를 상기 출력 드라이버로 출력하는 제2인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 출력 드라이버 제어회로.
제4항에 있어서, 상기 데이타 레지스터는,

상기 전류 제어 인에이블 신호에 연결된 게이트, 접지단에 연결된 소스 및 상기 제1인버터의 입력측에 연결된 드레인을 갖는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 출력 드라이버 제어회로.
제1항에 있어서, 상기 파워리셋 신호는 상기 파워업후에 외부 클럭과 내부 클럭을 동기시키는 소정 동기시간내에서 발생하는 신호인 것을 특징으로 하는 반도체 메모리 장치의 출력 드라이버 제어회로.
제1항에 있어서, 상기 전류 제어신호 발생부는,

상기 전류 제어 인에이블 신호에 응답하여 출력 하이 전압 및 상기 출력 드라이버에 걸리는 초기 전압을 입력하여, 그 분배된 전압을 출력하는 전압 입력기;

상기 분배된 전압과 기준 전압을 비교하여, 분배된 전압이 크면 제1레벨의 신호를 출력하고, 그렇지 않으면 상기 제1레벨의 반전상태인 제2레벨의 신호를 출력하는 전압 비교기; 및

상기 제1레벨의 신호에 응답하여 이전 전류 제어신호를 소정값만큼 증가시키거나, 상기 제2레벨의 신호에 응답하여 상기 소정값만큼 감소시키고, 증가 또는 감소된 결과를 상기 전류 제어신호로서 출력하는 업다운 카운터를 구비하고,

상기 이전 전류 제어신호는 상기 업다운 카운터에 미리 저장된 초기값이거나, 바로 이전 전류 제어시에 설정된 전류 제어신호인 것을 특징으로 하는 반도체 메모리 장치의 출력 드라이버 제어회로.