TW201908909A

TW201908909A - 可程式化接腳位準的控制電路

Info

Publication number: TW201908909A
Application number: TW106123180A
Authority: TW
Inventors: 謝雨哲; 沈子嵐
Original assignee: 新唐科技股份有限公司
Priority date: 2017-07-11
Filing date: 2017-07-11
Publication date: 2019-03-01
Also published as: TWI625618B; US10180786B1; CN109240130B; US20190018590A1; CN109240130A

Abstract

一種可程式化接腳位準的控制電路，包括一時間槽、一時間控制器、一輸入輸出緩衝器、一緩衝控制器以及一接腳控制器。時間槽根據一時脈信號調整一計數值。當計數值等於預設值時，時間控制器發出一觸發信號。緩衝控制器存取輸入輸出緩衝器。接腳控制器耦接一接腳、時間控制器及緩衝控制器。在一輸入模式，接腳控制器根據觸發信號，偵測接腳的電位，用以產生複數偵測結果，並透過緩衝控制器，將偵測結果存入輸入輸出緩衝器。在一輸出模式，接腳控制器根據觸發信號及輸入輸出緩衝器所儲存的一輸出資料，產生一輸出信號。

Description

可程式化接腳位準的控制電路

本發明係有關於一種控制電路，特別是有關於一種可程式化接腳位準的控制電路。

隨著科技的進步，積體電路(Integrated Circuit；IC)的尺寸愈來愈小，並且電路結構愈來愈複雜。以超大型積體電路(Very Large Scale Integration；VLSI)為例，其晶圓上的元件密度越來越高。

本發明提供一種可程式化接腳位準的控制電路，包括一第一時間槽、一時間控制器、一輸入輸出緩衝器、一緩衝控制器以及一接腳控制器。第一時間槽根據一時脈信號調整一第一計數值。時間控制器判斷第一計數值是否等於一第一預設值。當第一計數值等於第一預設值時，時間控制器發出一第一觸發信號。緩衝控制器存取輸入輸出緩衝器。接腳控制器耦接第一接腳、時間控制器及緩衝控制器。在一輸入模式，接腳控制器根據第一觸發信號，偵測第一接腳的電位，用以產生複數偵測結果。接腳控制器透過緩衝控制器，將偵測結果存入輸入輸出緩衝器。在一輸出模式，接腳控制器根據第一觸發信號及輸入輸出緩衝器所儲存的一輸出資料，產生一輸出信號。

100、200、300‧‧‧操作系統

110、210、310‧‧‧控制電路

120、220、320‧‧‧積體電路

PN₁~PN₄‧‧‧接腳

111、211、311‧‧‧輸入輸出緩衝器

112、113、212、213、312、313‧‧‧計時器

114、214、314‧‧‧緩衝控制器

115、215、315‧‧‧時間控制器

116、216、316‧‧‧接腳控制器

BFO‧‧‧輸出緩衝器

BFI‧‧‧輸入緩衝器

BFS‧‧‧狀態緩衝器

ST₁~ST₄‧‧‧時間槽

VL₁~VL₄‧‧‧計數值

CLK‧‧‧時脈信號

T_SR‧‧‧開始時間點

T_CP1‧‧‧第一檢查點

T_CP2‧‧‧第二檢查點

T_CP3‧‧‧第三檢查點

T_CP4‧‧‧第四檢查點

T_SP‧‧‧結束時間點

P₀、P₁‧‧‧檢查點

第1圖為本發明之操作系統的一示意圖。

第2圖為本發明之操作系統的另一示意圖。

第3圖為本發明之操作系統的另一示意圖。

第4A圖為本發明之接腳於輸入模式下的電位示意圖。

第4B圖為本發明之接腳於輸出模式下的電位示意圖。

第4C圖為本發明之接腳控制器所產生的脈寬調變信號的示意圖。

為讓本發明之目的、特徵和優點能更明顯易懂，下文特舉出實施例，並配合所附圖式，做詳細之說明。本發明說明書提供不同的實施例來說明本發明不同實施方式的技術特徵。其中，實施例中的各元件之配置係為說明之用，並非用以限制本發明。另外，實施例中圖式標號之部分重覆，係為了簡化說明，並非意指不同實施例之間的關聯性。

第1圖為本發明之操作系統的一示意圖。如圖所示，操作系統100包括控制電路110及積體電路120。控制電路110透過接腳PN₁~PN₄與積體電路120溝通，但並非用以限制本發明。在其它實施例中，控制電路110可能透過更多或更少的接腳傳送資訊予積體電路120，或是透過更多或更少的接腳接收來自積體電路120的資訊。在本實施例中，當控制電路110執行本身所儲存的一程式碼(未顯示)時，控制電路110程式化接腳PN₁~PN₄之至少一者的電位，使得控制電路110與積體電路120之間的溝通符合一通訊協議。在一可能實施例中，控制電路110 係模擬一串列通訊協議，但並非用以限制本發明。在另一可能實施例中，控制電路110係模擬一並列通訊協議。在一些實施例中，當控制電路110執行本身所儲存的一程式碼(未顯示)時，控制電路110根據接腳PN₁~PN₄之至少一者的電位，接收來自積體電路120的資訊。在其它實施例中，控制電路110作為一時脈產生器。在此例中，當控制電路110執行本身所儲存的一程式碼(未顯示)時，控制電路110輸出一脈寬調變(PWM)信號予積體電路120。

在本實施例中，接腳PN₁~PN₄之每一者在不同時間所傳送的信號的種類並不相同。以接腳PN₁為例，在一第一工作期間，控制電路110可能根據內部所儲存的程式碼，將接腳PN₁作為一時脈接腳，用以傳送一時脈信號予積體電路120，或是接收來自積體電路120的時脈信號。在一第二工作期間，控制電路110可能透過接腳PN₁傳送資料予積體電路120，或是接收來自積體電路120的資料信號。在一第三工作期間，接腳PN₁可能作為一輸入輸出接腳。由於接腳PN₁~PN₄之每一者可傳送不同類型的信號，故可增加接腳的使用率，並且控制電路110與積體電路120之間並不需設置太多接腳。

在本實施例中，控制電路110用以程式化接腳PN₁~PN₄的位準，並且至少包括一輸入輸出緩衝器111、計時器(Timer)112、113、一緩衝控制器114、一時間控制器115以及一接腳控制器116。為方便說明，第1圖只有繪出與本發明有關的元件，但並非用以限制本發明。控制電路110仍具有其它硬體元件或控制硬體的程式碼，在此不一一贅述。

輸入輸出緩衝器111用以儲存資料。在一可能實施例中，控制電路110將來自積體電路120的資料儲存於輸入輸出緩衝器111中。在另一可能實施例中，控制電路110讀取輸入輸出緩衝器111所儲存的資料，並將讀取結果輸出予積體電路120。本發明並不限定輸入輸出緩衝器111的內部架構。任何可儲存資料的電路均可作為輸入輸出緩衝器111。在本實施例中，輸入輸出緩衝器111包括一輸出緩衝器BFO、一輸入緩衝器BFI以及一狀態緩衝器BFS。

輸出緩衝器BFO用以儲存欲提供予積體電路120的一輸出資料。在一可能實施例中，該輸出資料係由一中央處理器(未顯示)所寫入。輸入緩衝器BFI用以儲存控制電路110所接收到的一輸入資料。狀態緩衝器BFS用以儲存控制電路110所接收到的一狀態資料。舉例而言，假設控制電路110接收到一輸入資訊，其中該輸入資訊具有複數位元，該等位元包括至少一起始位元、至少一資料位元以及至少一結束位元。在一可能實施例中，控制電路110將起始位元及結束位元的資料存入狀態緩衝器BFS，並將資料位元的資料存入輸入緩衝器BFI。

緩衝控制器114耦接於接腳控制器116與輸入輸出緩衝器111之間，用以存取輸入輸出緩衝器111。舉例而言，當控制電路110操作於一輸出模式時，緩衝控制器114讀取輸出緩衝器BFO所儲存的一輸出資料，並提供該輸出資料予接腳控制器116。接腳控制器116再透過接腳PN₁~PN₄之至少一者輸出輸出資料予積體電路120。當控制電路110操作於一輸入模式時，接腳控制器116將接腳PN₁~PN₄之至少一者所接收到的一輸入資訊提供予緩衝控制器114。緩衝控制器114再將該輸入資訊裡的一起始資料及一結束資料儲存於狀態緩衝器BFS中，並將該輸入資訊裡的一輸入資料儲存於輸入緩衝器BFI中。本發明並不限定緩衝控制器114的內部電路架構。任何可存取緩衝器的電路架構，均可作為緩衝控制器114。

在本實施例中，時間控制器115耦接計時器112及113，但並非用以限制本發明。在其它實施例中，時間控制器115耦接其它數量的計時器。計時器112具有時間槽(slot)ST₁與ST₂，但並非用以限制本發明。在其它實施例中，計時器112具有更多或更少的時間槽。在本實施例中，計時器113具有時間槽ST₃與ST₄，但並非用以限制本發明。在其它實施例中，計時器113具有更多或更少的時間槽。在本實施例中，計時器112的時間槽數量相同於計時器113的時間槽數量，但並非用以限制本發明。在其它實施例中，計時器112的時間槽數量可能多於或少於計時器113的時間槽數量。由於計時器112與113的特性相同，故以下僅說明計時器112的動作原理。

如圖所示，時間槽ST₁具有一計數值VL₁，並且時間槽ST₂具有一計數值VL₂。當時間槽ST₁被致能時，時間槽ST₁根據一第一時脈信號增加或減少計數值VL₁。同樣地，當時間槽ST₂被致能時，時間槽ST₂根據一第二時脈信號進行計數。在此例中，第一及第二時脈信號的頻率可能相同或不同。

另外，第一及第二時脈信號可能係來自相同或不同的時脈來源(clock source)。在一可能實施例中，第一及第二時脈信號係為相同的時脈信號。另外，時間槽ST₁可能直接耦接一第一時脈來源，用以接收第一時脈信號。在其它實施例中，時間槽ST₁可能間接耦接第一時脈來源。舉例而言，時間槽ST₁與第一時脈來源之間可能具有至少一除頻器(prescaler)。同樣地，時間槽ST₂可能直接耦接一第二時脈來源，用以接收第二時脈信號。在其它實施例中，時間槽ST₂可能間接耦接第二時脈來源。舉例而言，時間槽ST₂與第二時脈來源之間可能具有至少一除頻器。在一些實施例中，時間槽ST₁與ST₂之一者直接耦接時脈來源，並且時間槽ST₁與ST₂之另一者間接耦接時脈來源。

時間控制器115耦接計時器112及113，並根據時間槽ST₁~ST₄的計數值VL₁~VL₄，輸出複數觸發信號予接腳控制器116。舉例而言，當計數值VL₁等於一第一預設值時，時間控制器115發出一第一觸發信號予接腳控制器116。同樣地，當計數值VL₂等於一第二預設值時，時間控制器115發出一第二觸發信號予接腳控制器116。當計數值VL₃等於一第三預設值時，時間控制器115發出一第三觸發信號予接腳控制器116。當計數值VL₄等於一第四預設值時，時間控制器115發出一第四觸發信號予接腳控制器116。第一至第四預設值均不相同。在一可能實施例中，第一預設值<第二預設值<第三預設值<第四預設值。在其它實施例中，第一至第四預設值之一者等於第一至第四預設值之另一者。

在一可能實施例中，第一至第四預設值可能係由時間控制器115所設定。在其它實施例中，第一至第四預設值係由控制電路110內的另一控制器(未顯示)所設定。在一些實施例中，時間槽ST₁~ST₄係由時間控制器115所控制。舉例而言，時間控制器115致能時間槽ST₁~ST₄。當時間槽ST₂~ST₄被致能時，時間槽ST₁~ST₄增加或減少計數值VL₁~VL₄。在另一可能實施例中，時間控制器115重置計數值VL₁~VL₄，使得計數值VL₁~VL₄等於一初始值。在其它實施例中，時間槽ST₁~ST₄係由控制電路110內的另一控制器(未顯示)所控制。在此例中，控制電路110內的另一控制器致能或重置時間槽ST₁~ST₄。

在本實施例中，當計數值VL₁~VL₄分別等於第一至第四預設值時，時間控制器115重置時間槽ST₁~ST₄，使得計數值VL₁~VL₄回復到一初始值。在計數值VL₁~VL₄等於初始值時，時間控制器115再次致能時間槽ST₁~ST₄，使得時間槽ST₁~ST₄重新進行計數動作(即調整計數值VL₁~VL₄)。本發明並不限定時間槽ST₁~ST₄進行計數動作的次數。在一可能實施例中，時間槽ST₁~ST₄進行計數的循環次次數係由時間控制器115所決定。

接腳控制器116耦接時間控制器115及緩衝控制器114，並透過接腳PN₁~PN₄耦接積體電路120。在本實施例中，接腳控制器116根據時間控制器115發出觸發信號的時間點，控制或偵測接腳PN₁~PN₄之至少一者的電位。因此，時間控制器115發出觸發信號的時間點係為一檢查點，其中接腳控制器116在每一檢查點控制或偵測接腳PN₁~PN₄之至少一者的電位。

舉例而言，當時間槽ST₁~ST₄的計數值VL₁~VL₄分別等於第一至第四預設值時，時間控制器115分別發出第一至第四觸發信號。在此例中，時間控制器115發出第一至第四觸發信號的時間點分別稱為第一至第四檢查點。

以接腳PN₁為例，在一輸入模式，接腳控制器116於第一至第四檢查點，偵測接腳PN₁的電位，用以產生複數偵測結果。在一可能實施例中，接腳控制器116於第一至第四檢查點，立即偵測接腳PN₁的電位。換句話說，每當接腳控制器116接收到時間控制器115所發出的觸發信號時，接腳控制器116立即偵測接腳PN₁的電位。在另一可能實施例中，接腳控制器116係在兩檢查點(如第一及第二檢查點)之間偵測接腳PN₁的電位。舉例而言，接腳控制器116在第一檢查點，等待一預設時間，再偵測接腳PN₁的電位，其中該預設時間小於第一及第二檢查點之間的時間間隔。在本實施例中，接腳控制器116透過緩衝控制器114，將偵測結果存入輸入輸出緩衝器111中。在一輸出模式，接腳控制器116於第一至第四檢查點透過緩衝控制器114讀取輸入輸出緩衝器111所儲存的一輸出資料，用以產生一輸出信號予積體電路120。以第一檢查點為例，接腳控制器116可能於第一檢查點立即讀取輸入輸出緩衝器111所儲存的輸出資料，或是在第一檢查點後，等待一預設時間，再讀取輸入輸出緩衝器111所儲存的輸出資料，其中該預設時間小於第一及第二檢查點之間的時間間隔。在一可能實施例中，接腳控制器116透過接腳PN₁~PN₄之至少一者輸出該輸出信號。舉例而言，假設，在輸入模式，接腳控制器116偵測接腳PN₁的電位。在此例中，在輸出模式，接腳控制器116可能利用接腳PN₁輸出輸出信號。在另一可能實施例中，接腳控制器116利用接腳PN₂輸出輸出信號。

在其它實施例中，當控制電路110操作於輸出模式時，接腳控制器116於第一至第四檢查點維持或改變接腳PN₁~PN₄之至少一者的電位，用以產生一脈寬調變信號予積體電路120。以接腳PN₁為例，在第一檢查點，接腳控制器116設定接腳PN₁的電位為高電位，在第二檢查點，接腳控制器116設定接腳PN₁的電位為低電位，在第三檢查點，接腳控制器116設定接腳PN₁的電位為高電位，在第四檢查點，接腳控制器116設定接腳PN₁的電位為低電位。

在上述實施例中，時間控制器115係根據不同時間槽的計數值，產生多個觸發信號，但並非用以限制本發明。在其它實施例中，時間控制器115可能根據單一時間槽的計數值，產生多個觸發信號。舉例而言，當時間槽ST₁的計數值VL₁等於一預設值時，時間控制器115發出一觸發信號予接腳控制器116。接著，時間控制器115先重置時間槽ST₂，再致能時間槽ST₁，使得時間槽ST₁重新增加或減少計數值VL₂。當時間槽ST₁的計數值VL₁再度等於預設值時，時間控制器115再次發出觸發信號予接腳控制器116。因此，時間控制器115可根據單一時間槽的計數值，產生多個觸發信號。

第4A圖為本發明之接腳PN₁於輸入模式下的電位示意圖。在輸入模式下，當時間控制器115發出觸發信號時，接腳控制器116讀取接腳PN₁的電位，並儲存讀取結果。在本實施例中，符號CLK表示一時脈信號，其中時間槽ST₁~ST₄均根據時脈信號CLK調整計數值VL₁~VL₄。

符號T_SR表示輸入資料的開始時間點，也就是一起始資料的結束時間點。在一可能實施例中，開始時間點T_SR之前的電位(如低位準)係被儲存於狀態緩衝器BFS中。

符號T_CP1係為一第一檢查點，也就是計數值VL₂等於第一預設值時，時間控制器115發出第一觸發信號的時間點。在第一檢查點T_CP1，接腳控制器116得知接腳PN₁為高電位，故接腳控制器116將數值1寫入輸入緩衝器BFI中。因此，輸入緩衝器BFI的儲存數值為[1]。

符號T_CP2係為一第二檢查點，也就是計數值VL₂等於第二預設值時，時間控制器115發出第二觸發信號的時間點。在第二檢查點T_CP2，接腳控制器116得知接腳PN₁為低電位，故接腳控制器116將數值0寫入輸入緩衝器BFI中。因此，輸入緩衝器BFI的儲存數值為[10]。

符號T_CP3係為一第三檢查點，也就是計數值VL₃等於第三預設值時，時間控制器115發出第三觸發信號的時間點。在第三檢查點T_CP3，接腳控制器116得知接腳PN₁為高電位，故接腳控制器116將數值1寫入輸入緩衝器BFI中。因此，輸入緩衝器BFI的儲存數值為[101]。

符號T_CP4係為一第四檢查點，也就是計數值VL₄等於第四預設值時，時間控制器115發出第四觸發信號的時間點。在第四檢查點T_CP4，接腳控制器116得知接腳PN₁為低電位，故接腳控制器116將數值0寫入輸入緩衝器BFI中。因此，輸入緩衝器BFI的儲存數值為[1010]。此外，第四檢查點T_CP4也是結束時間點T_SP。因此，接腳控制器116將結束時間點T_SP之後的電位(如高位準)儲存於狀態緩衝器BFS中。

第4B圖為本發明之接腳PN₁於輸出模式下的電位示意圖。在輸出模式下，當時間控制器115發出觸發信號時，接腳控制器116讀取輸入輸出緩衝器111所儲存的一輸出資料，並根據輸出資料控制接腳PN₁的位準。在本實施例中，符號CLK表示一時脈信號，其中時間槽ST₁~ST₄均根據時脈信號CLK調整計數值VL₁~VL₄。符號T_SR表示一開始時間點。在開始時間點T_SR前，接腳PN₁的電位為一預設起始電位，如低位準。

在第一檢查點T_CP1，接腳控制器116讀取輸出緩衝器BFO所儲存的一輸出資料。假設，輸出資料為[1110]。輸出緩衝器BFO將最高有效位元的數值[1]輸出予接腳控制器116。因此，在開始時間點T_SR與第一檢查點T_CP1之間，接腳控制器116設定接腳PN₁的電位維持在高位準。此時，輸出緩衝器BFO所儲存的輸出資料為[110]。

在第二檢查點T_CP2，接腳控制器116讀取輸出緩衝器BFO所儲存的輸出資料，即[110]。輸出緩衝器BFO將最高有效位元的數值[1]輸出予接腳控制器116。因此，在第一檢查點T_CP1與第二檢查點T_CP2之間，接腳控制器116設定接腳PN₁的電位維持在高位準。此時，輸出緩衝器BFO所儲存的輸出資料為[10]。

在第三檢查點T_CP3，接腳控制器116讀取輸出緩衝器BFO所儲存的輸出資料，即[10]。輸出緩衝器BFO將最高有效位元的數值[1]輸出予接腳控制器116。因此，在第二檢查點T_CP2與第三檢查點T_CP3之間，接腳控制器116設定接腳PN₁的電位維持在高位準。此時，輸出緩衝器BFO所儲存的輸出資料為 [0]。

在第四檢查點T_CP4，接腳控制器116讀取輸出緩衝器BFO所儲存的輸出資料。此時輸出資料為[0]。輸出緩衝器BFO將最高有效位元的數值[0]輸出予接腳控制器116。因此，在第三檢查點T_CP3與第四檢查點T_CP4之間，接腳控制器116設定接腳PN₁的電位為低位準。此時，輸出緩衝器BFO所儲存的輸出資料全提供予接腳控制器116，故時間槽ST₁~ST₄停止動作，並且在結束時間點T_SP後，接腳PN₁的電位維持在一結束位準，如高位準。

第4C圖為接腳控制器116產生脈寬調變信號的示意圖。在輸出模式中，接腳控制器116在每一檢查點，改變接腳PN₁的電位，用以產生一脈寬調變信號。假設，在檢查點P₀前，接腳PN₁的電位為一起始電位，如低位準。

在檢查點P₀，接腳控制器116控制接腳PN₁的電位維持在低電位。在檢查點P₁，接腳控制器116控制接腳PN₁的電位從低電位改變至高電位。在檢查點P₁後，接腳PN₁的電位為一結束電位，如低位準。在本實施例中，檢查點P₀與P₁分別表示時間槽ST₁與ST₂的計數值VL₁與VL₂等於第一及第二預設值時，時間控制器115發出觸發信號的時間點。在此例中，時間控制器115控制時間槽ST₁與ST₂執行計數動作的循環次數，用以產生具有複數脈衝的PWM信號。

第2圖為本發明之操作系統的另一示意圖。第2圖相似第1圖，不同之處在於，第2圖的操作系統200的控制電路210多了一中斷控制器217以及一控制器218。由於第2圖的輸入輸出緩衝器211、計時器212、213、緩衝控制器214、時間控制器215以及接腳控制器216的特性與第1圖的輸入輸出緩衝器111、計時器112、113、緩衝控制器114、時間控制器115以及接腳控制器116的特性相同，故不再贅述。

在本實施例中，當接腳控制器216接收到來自時間控制器215所發出的觸發信號時，接腳控制器216致能中斷控制器217。因此，中斷控制器217發出一中斷信號予控制器218。控制器218根據中斷信號執行一預設程式碼。在一可能實施例中，該預設程式碼係儲存於一記憶體中。

第3圖為本發明之操作系統的一示意圖。第3圖相似第1圖，不同之處在於，第3圖中的操作系統300的控制電路310多了一通用控制器319。由於第3圖的輸入輸出緩衝器311、計時器312、313、緩衝控制器314、時間控制器315以及接腳控制器316的特性與第1圖的輸入輸出緩衝器111、計時器112、113、緩衝控制器114、時間控制器115以及接腳控制器116的特性相同，故不再贅述。

在本實施例中，當接腳控制器316操作於輸入模式或輸出模式時，通用控制器319用以設定接腳PN₁~PN₄的一起始電位及一結束電位。以第4C圖為例，通用控制器319用以設定接腳PN₁在檢查點P₀前的起始電位為低位準，並設定接腳PN₁在檢查點P₁後的結束電位為低位準。在其它實施例中，通用控制器319亦可應用於第2圖中的控制電路210。

除非另作定義，在此所有詞彙(包含技術與科學詞彙)均屬本發明所屬技術領域中具有通常知識者之一般理解。此外，除非明白表示，詞彙於一般字典中之定義應解釋為與其相關技術領域之文章中意義一致，而不應解釋為理想狀態或過分正式之語態。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾。舉例來，本發明實施例所系統、裝置或是方法可以硬體、軟體或硬體以及軟體的組合的實體實施例加以實現。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims

一種可程式化接腳位準的控制電路，包括：一第一時間槽，根據一時脈信號調整一第一計數值；一時間控制器，判斷該第一計數值是否等於一第一預設值，當該第一計數值等於該第一預設值時，該時間控制器發出一第一觸發信號；一輸入輸出緩衝器；一緩衝控制器，存取該輸入輸出緩衝器；以及一接腳控制器，耦接一第一接腳、該時間控制器及該緩衝控制器；其中，在一輸入模式，該接腳控制器根據該第一觸發信號，偵測該第一接腳的電位，用以產生複數偵測結果，該接腳控制器透過該緩衝控制器，將該等偵測結果存入該輸入輸出緩衝器；在一輸出模式，該接腳控制器根據該第一觸發信號及該輸入輸出緩衝器所儲存的一輸出資料，產生一輸出信號。
如申請專利範圍第1項所述之可程式化接腳位準的控制電路，其中該接腳控制器透過該第一接腳輸出該輸出信號。
如申請專利範圍第1項所述之可程式化接腳位準的控制電路，其中該接腳控制器透過一第二接腳輸出該輸出信號。
如申請專利範圍第1項所述之可程式化接腳位準的控制電路，更包括：一第二時間槽，根據該時脈信號調整一第二計數值，當該第二計數值等於一第二預設值時，該時間控制器輸出一第二觸發信號，在該輸入模式中，該接腳控制器根據該第一及第二觸發信號，偵測該第一接腳的電位，用以產生該等偵測結果，在該輸出模式中，該接腳控制器根據該第一及第二觸發信號及該輸入輸出緩衝器所儲存的該輸出資料，產生該輸出信號。
如申請專利範圍第4項所述之可程式化接腳位準的控制電路，其中該第二預設值不同或相同於該第一預設值。
如申請專利範圍第4項所述之可程式化接腳位準的控制電路，更包括：一中斷控制器，當該接腳控制器接收到該第一或第二觸發信號時，該中斷控制器發出一中斷信號予一控制器，該控制器根據該中斷信號執行一預設程式碼。
如申請專利範圍第1項所述之可程式化接腳位準的控制電路，其中該輸入輸出緩衝器包括：一輸出緩衝器，用以儲存該輸出資料；一輸入緩衝器，用以儲存該等偵測結果的一輸入資料；以及一狀態緩衝器，用以儲存該等偵測結果的一狀態資料。
如申請專利範圍第1項所述之可程式化接腳位準的控制電路，其中當該接腳控制器接收到該第一觸發信號時，該接腳控制器等待一預設時間，再偵測該第一接腳的電位，用以產生該等偵測結果之一者。
如申請專利範圍第1項所述之可程式化接腳位準的控制電路，更包括：一通用控制器，用以設定該第一接腳的一初始電位及一結束電位。
如申請專利範圍第1項所述之可程式化接腳位準的控制電路，其中該時間控制器根據一程式碼設定該第一預設值。