JP6761280B2 - データ保持装置およびデータ保持システム - Google Patents

データ保持装置およびデータ保持システム Download PDF

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Description

この発明は、データ保持装置、およびデータ保持システムに関し、特に、制御装置と通信可能に接続されるとともに当該制御装置によって上書き可能な複数の設定データを保持するデータ保持装置、およびそのデータ保持装置を備えたデータ保持システムに関する。
従来から、データ保持装置に保持された設定データが正確な値となるように制御装置によって上書きされることが知られている。たとえば、特開2012−32262号公報(特許文献1)には、記憶素子であるRAM(Random Access Memory)に保持されたパラメータがノイズの影響で誤った値に変更されてしまうことに鑑み、マイクロコンピュータが周期的にリフレッシュ処理を実行することによってパラメータを上書きすることが開示されている。
特開2012−32262号公報
近年、製品の高機能化により、データ保持装置が保持する設定データの数が増えつつある。しかしながら、上記特許文献1に開示されるように、マイクロコンピュータが周期的にリフレッシュ処理を実行する構成とした場合、周期的に全ての設定データを逐一上書きすることになる。このため、マイクロコンピュータと記憶素子との間の通信時間や通信回数が増大し、非効率である。
本発明は上記の課題を解決するためになされたものであって、その目的は、効率良く正確な設定データを保持することができるデータ保持装置およびデータ保持システムを提供することである。
本発明のある局面に従うデータ保持装置は、制御装置と通信可能に接続されるとともに当該制御装置によって上書き可能な複数の設定データを保持する。データ保持装置は、複数の記憶部と、生成部と、チェックデータ出力部とを備える。複数の記憶部は、複数の設定データのうちの対応する設定データを記憶する。生成部は、複数の記憶部のうちの2以上の記憶部に記憶された設定データに基づき、制御装置に設定データの上書きの要否を判断させるためのチェックデータを生成する。チェックデータ出力部は、チェックデータを制御装置に出力する。制御装置は、チェックデータに基づき設定データの上書きが必要であると判断した場合に、複数の記憶部に記憶された設定データを上書きする。
このデータ保持装置によれば、制御装置によって設定データが逐一上書きされることがなく、制御装置がチェックデータに基づき設定データの上書きが必要であると判断した場合に限り制御装置によって設定データが上書きされる。これにより、データ保持装置は、設定データの上書きの頻度を抑えることができるため、効率良く正確な設定データを保持することができる。
本発明の別の局面に従うデータ保持装置は、制御装置と通信可能に接続されるとともに当該制御装置によって上書き可能な複数の設定データを保持する。データ保持装置は、複数の記憶部と、生成部と、判断部と、上書要求部とを備える。複数の記憶部は、複数の設定データのうちの対応する設定データを記憶する。生成部は、複数の記憶部のうちの2以上の記憶部に記憶された設定データに基づき、設定データの上書きの要否を判断するためのチェックデータを生成する。判断部は、チェックデータに基づき設定データの上書きの要否を判断する。上書要求部は、判断部によって設定データの上書きが必要であると判断された場合に、複数の記憶部に記憶された設定データの上書きを制御装置に要求する。制御装置は、上書要求部によって複数の記憶部に記憶された設定データの上書きが要求された場合に、複数の記憶部に記憶された設定データを上書きする。
このデータ保持装置によれば、制御装置によって設定データが逐一上書きされることがなく、データ保持装置がチェックデータに基づき設定データの上書きが必要であると判断した場合に限り制御装置によって設定データが上書きされる。これにより、データ保持装置は、設定データの上書きの頻度を抑えることができるため、効率良く正確な設定データを保持することができる。
上記本発明の別の局面に従うデータ保持装置において、好ましくは、データ保持装置は、判断用記憶部をさらに備える。判断用記憶部は、チェックデータの正否を判断するための期待チェックデータを記憶する。判断部は、生成部によって生成されたチェックデータと判断用記憶部に記憶された期待チェックデータとが一致しない場合に、設定データの上書きが必要であると判断する。
このデータ保持装置によれば、データ保持装置は、判断用記憶部に記憶された期待チェックデータを用いて設定データの上書きの要否を判断することができるため、データ保持装置内において設定データの上書きの要否を判断することができる。
上記データ保持装置において、好ましくは、生成部は、巡回冗長検査によってチェックデータを生成する。
このデータ保持装置によれば、巡回冗長検査によってチェックデータが生成されるため、他の誤り検出方式を用いる場合に比べて設定データの上書きの要否の判断精度が高まる。
上記データ保持装置において、好ましくは、データ保持装置は、シリアル通信によって制御装置と通信可能である。
このデータ保持装置によれば、シリアル通信のような逐次的にデータを送受信する構成であっても、チェックデータに基づき設定データの上書きが必要であると判断された場合に限り制御装置によって設定データが上書きされるため、データ保持装置は、効率良く正確な設定データを保持することができる。
本発明のある局面に従うデータ保持システムは、制御装置と、制御装置と通信可能に接続されるとともに当該制御装置によって上書き可能な複数の設定データを保持するデータ保持装置とを備える。データ保持装置は、複数の記憶部と、生成部と、チェックデータ出力部とを含む。複数の記憶部は、複数の設定データのうちの対応する設定データを記憶する。生成部は、複数の記憶部のうちの2以上の記憶部に記憶された設定データに基づき、制御装置に設定データの上書きの要否を判断させるためのチェックデータを生成する。チェックデータ出力部は、チェックデータを制御装置に出力する。制御装置は、チェックデータに基づき設定データの上書きが必要であると判断した場合に、複数の記憶部に記憶された設定データを上書きする。
このデータ保持システムによれば、制御装置によって設定データが逐一上書きされることがなく、制御装置がチェックデータに基づき設定データの上書きが必要であると判断した場合に限り制御装置によって設定データが上書きされる。これにより、データ保持装置は、設定データの上書きの頻度を抑えることができるため、効率良く正確な設定データを保持することができる。
上記本発明のある局面に従うデータ保持システムにおいて、好ましくは、データ保持システムは、判断用記憶部をさらに備える。判断用記憶部は、チェックデータの正否を判断するための期待チェックデータを記憶する。制御装置は、チェックデータ出力部から受信したチェックデータと判断用記憶部に記憶された期待チェックデータとが一致しない場合に、設定データの上書きが必要であると判断する。
このデータ保持システムによれば、期待チェックデータが判断用記憶部に記憶されているため、データ保持装置に異常があっても期待チェックデータの内容に影響はない。
本発明の別の局面に従うデータ保持システムは、制御装置と、制御装置と通信可能に接続されるとともに当該制御装置によって上書き可能な複数の設定データを保持するデータ保持装置とを備える。データ保持装置は、複数の記憶部と、生成部と、判断部と、上書要求部とを含む。複数の記憶部は、複数の設定データのうちの対応する設定データを記憶する。生成部は、複数の記憶部のうちの2以上の記憶部に記憶された設定データに基づき、設定データの上書きの要否を判断するためのチェックデータを生成する。判断部は、チェックデータに基づき設定データの上書きの要否を判断する。上書要求部は、判断部によって設定データの上書きが必要であると判断した場合に、複数の記憶部に記憶された設定データの上書きを制御装置に要求する。制御装置は、上書要求部によって複数の記憶部に記憶された設定データの上書きが要求された場合に、複数の記憶部に記憶された設定データを上書きする。
このデータ保持システムによれば、制御装置によって設定データが逐一上書きされることがなく、データ保持装置がチェックデータに基づき設定データの上書きが必要であると判断した場合に限り制御装置によって設定データが上書きされる。これにより、データ保持装置は、設定データの上書きの頻度を抑えることができるため、効率良く正確な設定データを保持することができる。
上記本発明の別の局面に従うデータ保持システムにおいて、好ましくは、データ保持装置は、判断用記憶部をさらに含む。判断用記憶部は、チェックデータの正否を判断するための期待チェックデータを記憶する。判断部は、生成部によって生成されたチェックデータと判断用記憶部に記憶された期待チェックデータとが一致しない場合に、設定データの上書きが必要であると判断する。
このデータ保持システムによれば、データ保持装置は、判断用記憶部に記憶された期待チェックデータを用いて設定データの上書きの要否を判断することができるため、データ保持装置内において設定データの上書きの要否を判断することができる。
本発明によれば、データ保持装置は、効率良く正確な設定データを保持することができる。
比較例におけるデータ保持システムの構成を概略的に示すブロック図である。 比較例におけるリフレッシュ処理を示す図である。 第1実施形態におけるデータ保持システムの構成を概略的に示すブロック図である。 第1実施形態におけるリフレッシュ処理を示す図である。 CPUが実行する処理を説明するためのフローチャートである。 ICチップが実行する処理を説明するためのフローチャートである。 第2実施形態におけるデータ保持システムの構成を概略的に示すブロック図である。 第2実施形態におけるリフレッシュ処理を示す図である。 ICチップが実行する処理を説明するためのフローチャートである。 CPUが実行する処理を説明するためのフローチャートである。
本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、参照する図面において、同一または相当する部分には同一の参照番号を付してその説明は繰り返さない。
[比較例におけるデータ保持システムの構成]
図1は、本実施形態の比較例におけるデータ保持システム900の構成を概略的に示すブロック図である。データ保持システム900は、IC(Integrated Circuit)チップ901と、CPU(Central Processing Unit)50とを備える。
ICチップ901は、複数の素子が一つにまとめられてパッケージ内に封入された電子部品であり、たとえば、レギュレータなどの電源ICが対応する。ICチップ901は、レジスタ10(1)、レジスタ10(2)、・・・およびレジスタ10(n)(nは任意の自然数)といった複数の記憶素子であるレジスタと、マルチプレクサ15とを備える。以下では、レジスタ10(1)、レジスタ10(2)、・・・およびレジスタ10(n)をまとめてレジスタ10とも称する。
複数のレジスタ10は、ドロップアウト電圧の設定値、リセット電圧の閾値、クロックの周波数など、各種設定データをそれぞれ記憶する。図1に示す例では、レジスタ10(1)、レジスタ10(2)、・・・およびレジスタ10(n)は、それぞれ設定データ1、設定データ2、・・・および設定データnを記憶する。
マルチプレクサ15は、シリアルバスを介してCPU50に直接的に接続されている。ICチップ901は、マルチプレクサ15を介して、シリアル通信によってCPU50と通信可能である。具体的には、マルチプレクサ15は、SPI(Serial Peripheral Interface)およびIC(Inter Integrated Circuit)など、1ビットずつ順番にデータを転送するシリアル通信によってCPU50と通信可能である。
このように、ICチップ901とCPU50との間の通信は、ICチップ901のピン数制限およびコスト削減などの観点から、通信速度が重視されないシリアル通信を採用することが一般的である。また、設定データは、たとえば画像データのように頻繁に変更されるものではなく、一旦レジスタ10に記憶されるとその後は変更されることがほぼない。このため、ICチップ901とCPU50との間の通信は、シリアル通信を用いれば十分である。
RAM70は、複数のレジスタ10のそれぞれに記憶された設定データに対応する理想のデータとして、複数の期待データを記憶する。たとえば、RAM70は、レジスタ10(1)に記憶された設定データ1に対応する期待データ1、レジスタ10(2)に記憶された設定データ2に対応する期待データ2、レジスタ10(n)に記憶された設定データnに対応する期待データnを記憶する。
上記の構成を有するデータ保持システム900において、ICチップ901は、RAM70に記憶された期待データを設定データとして、システムの電源投入後にCPU50によって設定値を各レジスタ10に記憶する。ICチップ901は、各レジスタ10に記憶された設定データを適宜読み出して、ドロップアウト電圧などの設定に用いる。
ここで、ICチップ901が用いられる環境によっては、ノイズなどの影響によって各レジスタ10に記憶された設定データが期待データと異なる値に変更されてしまう場合が生じ得る。そこで、CPU50は、期待データを、周期的(たとえば、100msecごと)にICチップ901の各レジスタ10に記憶された設定データに上書きする。なお、以下では、各レジスタ10に記憶された設定データを上書きすることをリフレッシュ処理ともいう。
[リフレッシュ処理の一例]
図2は、比較例におけるリフレッシュ処理を示す図である。図2に示す処理は、ICチップ901とCPU50との間で周期的(たとえば、100msecごと)に実行される。
まず、CPU50は、ICチップ901に設定データ1を要求する要求信号を送信する。これに対して、ICチップ901は、レジスタ10(1)から設定データ1を読み込み、CPU50に設定データ1を含む応答信号を送信する。CPU50は、ICチップ901から設定データ1を受信すると、受信した設定データ1とRAM70に記憶された期待データ1とを比較することで、レジスタ10(1)に記憶された設定データ1が正確な値であるか否かを判断する。
設定データ2についても同様に、CPU50は、ICチップ901のレジスタ10(2)から設定データ2を取得し、取得した設定データ2とRAM70に記憶された期待データ2とを比較することで、レジスタ10(2)に記憶された設定データ2が正確な値であるか否かを判断する。
このように、CPU50は、各レジスタ10に記憶された設定データとRAM70に記憶された期待データとを順次比較することで、各レジスタ10に記憶された全ての設定データが正確な値であるか否かを判断する。そして、図2に示すように、レジスタ10(n)に記憶された設定データnとRAM70に記憶された期待データnとが不一致である場合、CPU50は、RAM70に記憶された期待データを含む上書指令信号をICチップ901に順次送信することで、送信した期待データを各レジスタ10に記憶された設定データに上書きするリフレッシュ処理を実行する。
以上のように、データ保持システム900においては、リフレッシュ処理の要否を判断するために、CPU50によって、ICチップ901の各レジスタ10に記憶された全ての設定データが正確な値であるか否かが逐一判断され、その都度、ICチップ901からCPU50に設定データが送信される。前述したように、ICチップ901とCPU50との間の通信は、通信速度が重視されないシリアル通信を採用することが一般的であるが、周期的にリフレッシュ処理の要否を判断するために全ての設定データが逐一送信されるとなると、ICチップ901とCPU50との間の通信時間や通信回数が増大し、非効率である。
また、リフレッシュ処理の要否を判断することなく、CPU50が周期的にリフレッシュ処理を実行する方法も考えられる。しかし、このような方法を採用した場合であっても、周期的なリフレッシュ処理によって全ての設定データを逐一上書きすることになり、ICチップ901とCPU50との間の通信時間や通信回数が増大し、非効率である。
そこで、第1実施形態におけるデータ保持システム100において、ICチップ1は、各レジスタ10に記憶された設定データに基づき、CPUにリフレッシュ処理の要否を判断させるためのチェックデータを生成し、CPU50は、チェックデータに基づきリフレッシュ処理が必要であると判断した場合に、設定データを上書きする。これにより、リフレッシュ処理の要否を判断するために全ての設定データが逐一送信されることもなく、また、必要な場合に限りリフレッシュ処理が実行されるため周期的にリフレッシュ処理が実行されることもない。よって、ICチップ901とCPU50との間の通信時間や通信回数を抑えることができる。以下、詳細に説明する。
[第1実施形態におけるデータ保持システムの構成]
図3は、第1実施形態におけるデータ保持システム100の構成を概略的に示すブロック図である。データ保持システム100は、ICチップ1と、CPU50と、RAM70とを備える。CPU50およびRAM70は、図1に示したものと同じ構成であるため、説明を繰り返さない。ICチップ1は、図1に示したICチップ901が備えていないチェックデータ生成部20をさらに備える。
なお、第1実施形態において、データ保持システム100は、「データ保持システム」の一実施形態に対応する。ICチップ1は、「データ保持装置」の一実施形態に対応する。レジスタ10は、「記憶部」の一実施形態に対応する。チェックデータ生成部20は、「生成部」の一実施形態に対応する。マルチプレクサ15は、「チェックデータ出力部」の一実施形態に対応する。CPU50は、「制御装置」の一実施形態に対応する。RAM70は、「判断用記憶部」の一実施形態に対応する。
チェックデータ生成部20は、複数のレジスタ10のうちの2以上のレジスタ10に記憶された設定データに基づき、CPU50にリフレッシュ処理の要否を判断させるためのチェックデータを生成する。第1実施形態においては、チェックデータ生成部20は、全てのレジスタ10に記憶された設定データに基づきチェックデータを生成する。
チェックデータの生成においては、巡回冗長検査(CRC(Cyclic Redundancy Check))、パリティ、およびチェックサムなどの誤り検出方式を用いることができるが、検出精度の観点からは、巡回冗長検査が好適である。そこで、チェックデータ生成部20は、巡回冗長検査によってチェックデータを生成する。巡回冗長検査とは、設定データを所定の定数で割ったときの余りを用いて設定データが正確な値であるか否かを判定する誤り検出方式の一種である。チェックデータ生成部20は、設定データを所定の定数で割ったときの余りをチェックデータとして用いる。
RAM70は、チェックデータの正否を判断するための期待チェックデータを記憶する。たとえば、チェックデータ生成部20が、レジスタ10(1)に記憶された設定データ1とレジスタ10(2)に記憶された設定データ2とに基づきチェックデータを生成するものであれば、RAM70には、期待データ1と期待データ2とに基づき予め巡回冗長検査によって生成された期待チェックデータが記憶される。設定データ1および設定データ2に異常がなければ、設定データ1と設定データ2とに基づきチェックデータ生成部20によって生成されたチェックデータと、RAM70に記憶された期待チェックデータとは一致するはずである。
第1実施形態においては、チェックデータ生成部20によって全てのレジスタ10に記憶された設定データに基づきチェックデータが生成されるため、RAM70には、全ての期待データに基づき予め巡回冗長検査によって生成された期待チェックデータが記憶される。
[第1実施形態におけるリフレッシュ処理]
図4は、第1実施形態におけるリフレッシュ処理を示す図である。図4に示す処理は、ICチップ1とCPU50との間で周期的(たとえば、100msecごと)に実行される。
まず、CPU50は、ICチップ1にチェックデータを要求する要求信号を送信する。これに対して、ICチップ1は、各レジスタ10に記憶された設定データに基づき巡回冗長検査によってチェックデータを生成する。そして、ICチップ1は、CPU50にチェックデータを含む応答信号を送信する。CPU50は、ICチップ1からチェックデータを受信すると、受信したチェックデータとRAM70に記憶された期待チェックデータとを比較することで、各レジスタ10に記憶された設定データが正確な値であるか否かを判断する。
CPU50は、チェックデータと期待チェックデータとを比較した結果、両者が不一致である場合、RAM70に記憶された期待データを含む上書指令信号をICチップ1に順次送信することで、送信した期待データを各レジスタ10に記憶された設定データに上書きするリフレッシュ処理を実行する。
図5および図6を参照しながら、前述した第1実施形態におけるICチップ1およびCPU50が実行する具体的な処理について説明する。
図5は、CPU50が実行する処理を説明するためのフローチャートである。CPU50は、ICチップ1にチェックデータを要求する(S110)。CPU50は、ICチップ1からチェックデータを受信したか否かを判定する(S111)。CPU50は、ICチップ1からチェックデータを受信していない場合(S111でNO)、再びS111の処理を繰り返す。一方、CPU50は、ICチップ1からチェックデータを受信した場合(S111でYES)、受信したチェックデータとRAM70に記憶された期待チェックデータとを比較することで、両者が一致するか否かを判定する(S112)。
CPU50は、チェックデータと期待チェックデータとが一致する場合(S112でYES)、各レジスタ10に記憶された設定データが正確な値であると判断して、そのまま本ルーチンを終了する。一方、CPU50は、チェックデータと期待チェックデータとが一致しない場合(S112でNO)、各レジスタ10に記憶された設定データが正確な値でないと判断して、RAM70に記憶された期待データを含む上書指令信号をICチップ1に順次送信することで、送信した期待データを各レジスタ10に記憶された設定データに上書きするリフレッシュ処理を実行する(S113)。その後、CPU50は、本ルーチンを終了する。
図6は、ICチップ1が実行する処理を説明するためのフローチャートである。ICチップ1は、CPU50からチェックデータの要求があったか否かを判定する(S10)。ICチップ1は、CPU50からチェックデータの要求がある場合(S10でYES)、各レジスタ10に記憶された設定データに基づき巡回冗長検査によってチェックデータを生成する(S11)。ICチップ1は、CPU50にチェックデータを送信し(S12)、本ルーチンを終了する。
一方、ICチップ1は、CPU50からチェックデータの要求がない場合(S10でNO)、CPU50から設定データの上書指令があったか否かを判定する(S13)。ICチップ1は、CPU50から設定データの上書指令がない場合(S13でNO)、本ルーチンを終了する。一方、ICチップ1は、CPU50から設定データの上書指令がある場合(S13でYES)、受信した期待データを各レジスタ10に記憶された設定データに上書きし(S14)、本ルーチンを終了する。
以上のように、第1実施形態におけるICチップ1およびデータ保持システム100によれば、CPU50によって設定データが逐一上書きされることがなく、CPU50がチェックデータに基づきリフレッシュ処理が必要であると判断した場合に限りCPU50によってリフレッシュ処理が実行されて設定データが上書きされる。これにより、ICチップ1は、リフレッシュ処理の実行頻度を抑えることができるため、比較例のようにICチップ901とCPU50との間の通信時間や通信回数が増大することがなく、効率良く正確な設定データを保持することができる。
また、第1実施形態におけるICチップ1によれば、巡回冗長検査によってチェックデータが生成されるため、パリティやチェックサムなどの他の誤り検出方式を用いる場合に比べてリフレッシュ処理の要否の判断精度が高まる。
また、第1実施形態におけるICチップ1によれば、シリアル通信のような逐次的にデータを送受信する構成であっても、チェックデータに基づきリフレッシュ処理が必要であると判断された場合に限りCPU50によってリフレッシュ処理が実行されるため、ICチップ1は、効率良く正確な設定データを保持することができる。
また、第1実施形態におけるデータ保持システム100によれば、期待チェックデータがRAM70に記憶されているため、ICチップ1に異常があっても期待チェックデータの内容に影響はない。
[第2実施形態におけるデータ保持システムの構成]
図3〜図6に示した第1実施形態におけるデータ保持システム100では、CPU50がチェックデータと期待データとを比較することでリフレッシュ処理の要否を判断していた。しかし、これに限らず、ICチップ1がチェックデータと期待データとを比較することでリフレッシュ処理の要否を判断してもよい。以下、ICチップ1がリフレッシュ処理の要否を判断する第2実施形態におけるデータ保持システム200について説明する。
図7は、第2実施形態におけるデータ保持システム200の構成を概略的に示すブロック図である。データ保持システム200は、ICチップ201と、CPU50と、RAM70とを備える。CPU50およびRAM70は、図1および図3に示したものと同じ構成であるため、説明を繰り返さない。ICチップ201は、図3に示すICチップ1が備えていない判断用レジスタ35と、判断部30と、上書要求部40とをさらに備える。
なお、第2実施形態において、データ保持システム200は、「データ保持システム」の一実施形態に対応する。ICチップ201は、「データ保持装置」の一実施形態に対応する。レジスタ10は、「記憶部」の一実施形態に対応する。チェックデータ生成部20は、「生成部」の一実施形態に対応する。判断部30は、「判断部」の一実施形態に対応する。上書要求部40は、「上書要求部」の一実施形態に対応する。CPU50は、「制御装置」の一実施形態に対応する。判断用レジスタ35は、「判断用記憶部」の一実施形態に対応する。
判断用レジスタ35は、チェックデータの正否を判断するための期待チェックデータを記憶する。たとえば、チェックデータ生成部20が、レジスタ10(1)に記憶された設定データ1とレジスタ10(2)に記憶された設定データ2とに基づきチェックデータを生成するものであれば、判断用レジスタ35には、期待データ1と期待データ2とに基づき予め巡回冗長検査によって生成された期待チェックデータが記憶される。設定データ1および設定データ2に異常がなければ、設定データ1と設定データ2とに基づきチェックデータ生成部20によって生成されたチェックデータと、判断用レジスタ35に記憶された期待チェックデータとは一致するはずである。
第2実施形態においては、チェックデータ生成部20によって全てのレジスタ10に記憶された設定データに基づきチェックデータが生成されるため、判断用レジスタ35には、全ての期待データに基づき予め巡回冗長検査によって生成された期待チェックデータが記憶される。
判断部30は、チェックデータ生成部20によって生成されたチェックデータと、判断用レジスタ35に記憶された期待チェックデータとを比較することで、各レジスタ10に記憶された設定データが正確な値であるか否かを判断する。
上書要求部40は、判断部30によって各レジスタ10に記憶された設定データが正確な値でないと判断された場合に、割込信号として設定データの上書きを要求する上書要求信号をCPU50に送信する。
[第2実施形態におけるリフレッシュ処理]
図8は、第2実施形態におけるリフレッシュ処理を示す図である。図8に示す処理は、ICチップ201とCPU50との間で実行される。
まず、ICチップ201は、各レジスタ10に記憶された設定データに基づき巡回冗長検査によってチェックデータを生成する。そして、ICチップ201は、生成したチェックデータと判断用レジスタ35に記憶された期待チェックデータとを比較することで、各レジスタ10に記憶された設定データが正確な値であるか否かを判断する。ICチップ201は、チェックデータと期待チェックデータとを比較した結果、両者が不一致である場合、設定データの上書きを要求する上書要求信号をCPU50に送信する。
CPU50は、ICチップ201から上書要求信号を受信すると、RAM70に記憶された期待データを含む上書指令信号をICチップ201に順次送信することで、送信した期待データを各レジスタ10に記憶された設定データに上書きするリフレッシュ処理を実行する。
図9および図10を参照しながら、前述した第2実施形態におけるICチップ201およびCPU50が実行する具体的な処理について説明する。
図9は、ICチップ201が実行する処理を説明するためのフローチャートである。なお、ICチップ201は、図9に示す処理を周期的(たとえば、100msecごと)に実行する。ICチップ201は、各レジスタ10に記憶された設定データに基づき巡回冗長検査によってチェックデータを生成する(S30)。ICチップ201は、生成したチェックデータと判断用レジスタ35に記憶された期待チェックデータとを比較することで、両者が一致するか否かを判定する(S31)。
ICチップ201は、チェックデータと期待チェックデータとが一致する場合(S31でYES)、各レジスタ10に記憶された設定データが正確な値であると判断して、そのまま本ルーチンを終了する。一方、ICチップ201は、チェックデータと期待チェックデータとが一致しない場合(S31でNO)、正確な設定データを記憶したレジスタ10が存在すると判断して、設定データの上書きを要求する上書要求信号をCPU50に送信する(S32)。
ICチップ201は、CPU50から設定データの上書指令があったか否かを判定する(S33)。ICチップ201は、CPU50から設定データの上書指令がない場合(S33でNO)、再びS33の処理を繰り返す。一方、ICチップ201は、CPU50から設定データの上書指令がある場合(S33でYES)、受信した期待データを各レジスタ10に記憶された設定データに上書きし(S34)、本ルーチンを終了する。
図10は、CPU50が実行する処理を説明するためのフローチャートである。CPU50は、ICチップ201から上書要求信号を受信したか否かを判定する(S130)。CPU50は、ICチップ201から上書要求信号を受信していない場合(S130でNO)、本ルーチンを終了する。
一方、CPU50は、ICチップ201から上書要求信号を受信した場合(S130でYES)、RAM70に記憶された期待データを含む上書指令信号をICチップ201に送信し(S131)、本ルーチンを終了する。
以上のように、第2実施形態におけるICチップ201およびデータ保持システム200によれば、CPU50によって設定データが逐一上書きされることがなく、ICチップ201がチェックデータに基づきリフレッシュ処理が必要であると判断した場合に限りCPU50によってリフレッシュ処理が実行されて設定データが上書きされる。これにより、ICチップ201は、リフレッシュ処理の実行頻度を抑えることができるため、比較例のようにICチップ901とCPU50との間の通信時間や通信回数が増大することがなく、効率良く正確な設定データを保持することができる。
また、第2実施形態におけるICチップ201およびデータ保持システム200によれば、ICチップ201は、判断用レジスタ35に記憶された期待チェックデータを用いて設定データの上書きの要否を判断することができるため、ICチップ201内において設定データの上書きの要否を判断することができる。
また、第2実施形態におけるICチップ201によれば、巡回冗長検査によってチェックデータが生成されるため、パリティやチェックサムなどの他の誤り検出方式を用いる場合に比べてリフレッシュ処理の要否の判断精度が高まる。
また、第2実施形態におけるICチップ201によれば、シリアル通信のような逐次的にデータを送受信する構成であっても、チェックデータに基づき設定データの上書きが必要であると判断された場合に限りCPU50によってリフレッシュ処理が実行されるため、ICチップ201は、効率良く正確な設定データを保持することができる。
[変形例]
前述した実施形態においては、データ保持装置として電源ICなどのICチップを例示した。しかし、たとえば、データ保持装置は、LSI(Large Scale Integration)のような大規模集積回路であってもよいし、CPUのような処理装置として働く電子回路であってもよい。データ保持装置は、設定データのような一旦記憶されるとその後は変更されることが少ないデータを記憶する装置であればいずれのものを用いてもよい。さらに、記憶部の例としては、レジスタに限らずRAMであってもよく、その他の記憶素子であってもよい。
前述した実施形態においては、チェックデータ生成部20は、全てのレジスタ10に記憶された設定データに基づきチェックデータを生成していた。しかし、たとえば、チェックデータ生成部20は、全てのレジスタ10のうちの一部である2以上のレジスタに記憶された設定データに基づきチェックデータを生成してもよい。この場合であっても、比較例のように各レジスタ10に記憶された全ての設定データが正確な値であるか否かが逐一判断されるよりも効率が良い。
また、全てのレジスタ10のうちの一部である2以上のレジスタに記憶された設定データに基づき生成されたチェックデータを用いて誤り検出する場合、CPU50による設定データの上書き対象は、チェックデータの生成の基になった設定データのみであってもよいし、その他の設定データを含む全ての設定データであってもよい。
第2実施形態においては、ICチップ201は、周期的(たとえば、100msecごと)に図9に示す処理を実行していた。つまり、ICチップ201は、周期的にチェックデータを生成して、生成したチェックデータと期待データとを比較していた。しかし、これに限らない。たとえば、ICチップ201は、CPU50からの指令に基づきチェックデータを生成し、生成したチェックデータと期待データとを比較してもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1,201,901 ICチップ、10 レジスタ、15 マルチプレクサ、20 チェックデータ生成部、30 判断部、35 判断用レジスタ、40 上書要求部、50 CPU、70 RAM、100,200,900 データ保持システム。

Claims (9)

  1. 制御装置と通信可能に接続されるとともに当該制御装置によって上書き可能な複数の設定データを保持するデータ保持装置であって、
    複数の設定データのうちの対応する設定データを記憶する複数の記憶部と、
    前記複数の記憶部のうちの2以上の記憶部に記憶された設定データに基づき、前記制御装置に設定データの上書きの要否を判断させるためのチェックデータを生成する生成部と、
    前記チェックデータを前記制御装置に出力するチェックデータ出力部とを備え、
    前記制御装置は、前記チェックデータに基づき設定データの上書きが必要であると判断した場合に、前記複数の記憶部に記憶された設定データを上書きする、データ保持装置。
  2. 制御装置と通信可能に接続されるとともに当該制御装置によって上書き可能な複数の設定データを保持するデータ保持装置であって、
    複数の設定データのうちの対応する設定データを記憶する複数の記憶部と、
    前記複数の記憶部のうちの2以上の記憶部に記憶された設定データに基づき、設定データの上書きの要否を判断するためのチェックデータを生成する生成部と、
    前記チェックデータに基づき設定データの上書きの要否を判断する判断部と、
    前記判断部によって設定データの上書きが必要であると判断された場合に、前記複数の記憶部に記憶された設定データの上書きを前記制御装置に要求する上書要求部とを備え、
    前記制御装置は、前記上書要求部によって前記複数の記憶部に記憶された設定データの上書きが要求された場合に、前記複数の記憶部に記憶された設定データを上書きする、データ保持装置。
  3. 前記データ保持装置は、前記チェックデータの正否を判断するための期待チェックデータを記憶する判断用記憶部をさらに備え、
    前記判断部は、前記生成部によって生成されたチェックデータと前記判断用記憶部に記憶された前記期待チェックデータとが一致しない場合に、設定データの上書きが必要であると判断する、請求項2に記載のデータ保持装置。
  4. 前記生成部は、巡回冗長検査によって前記チェックデータを生成する、請求項1〜3のいずれかに記載のデータ保持装置。
  5. 前記データ保持装置は、シリアル通信によって前記制御装置と通信可能である、請求項1〜4のいずれかに記載のデータ保持装置。
  6. 制御装置と、
    前記制御装置と通信可能に接続されるとともに当該制御装置によって上書き可能な複数の設定データを保持するデータ保持装置とを備え、
    前記データ保持装置は、
    複数の設定データのうちの対応する設定データを記憶する複数の記憶部と、
    前記複数の記憶部のうちの2以上の記憶部に記憶された設定データに基づき、前記制御装置に設定データの上書きの要否を判断させるためのチェックデータを生成する生成部と、
    前記チェックデータを前記制御装置に出力するチェックデータ出力部とを含み、
    前記制御装置は、前記チェックデータに基づき設定データの上書きが必要であると判断した場合に、前記複数の記憶部に記憶された設定データを上書きする、データ保持システム。
  7. 前記チェックデータの正否を判断するための期待チェックデータを記憶する判断用記憶部をさらに備え、
    前記制御装置は、前記チェックデータ出力部から受信したチェックデータと前記判断用記憶部に記憶された前記期待チェックデータとが一致しない場合に、設定データの上書きが必要であると判断する、請求項6に記載のデータ保持システム。
  8. 制御装置と、
    前記制御装置と通信可能に接続されるとともに当該制御装置によって上書き可能な複数の設定データを保持するデータ保持装置とを備え、
    前記データ保持装置は、
    複数の設定データのうちの対応する設定データを記憶する複数の記憶部と、
    前記複数の記憶部のうちの2以上の記憶部に記憶された設定データに基づき、設定データの上書きの要否を判断するためのチェックデータを生成する生成部と、
    前記チェックデータに基づき設定データの上書きの要否を判断する判断部と、
    前記判断部によって設定データの上書きが必要であると判断した場合に、前記複数の記憶部に記憶された設定データの上書きを前記制御装置に要求する上書要求部とを含み、
    前記制御装置は、前記上書要求部によって前記複数の記憶部に記憶された設定データの上書きが要求された場合に、前記複数の記憶部に記憶された設定データを上書きする、データ保持システム。
  9. 前記データ保持装置は、前記チェックデータの正否を判断するための期待チェックデータを記憶する判断用記憶部をさらに含み、
    前記判断部は、前記生成部によって生成されたチェックデータと前記判断用記憶部に記憶された前記期待チェックデータとが一致しない場合に、設定データの上書きが必要であると判断する、請求項8に記載のデータ保持システム。
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