KR100204414B1 - 고집적 마스크 롬 제조 방법 - Google Patents

Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야

고집적 반도체 소자의 제조 방법

2. 발명이 해결하려고 하는 기술적 과제

마스크롬 제조시 패터닝 공정에서 스텝퍼의 해상력의 한계로 인해 각 게이트 전극 사이의 피치를 최소 0.5㎛ 내지 0.7㎛로 유지해여 하기 때문에 더 이상의 고집화를 이룰수 없다는 문제점을 해소하고자 함.

3. 발명의 해결방법의 요지

스텝퍼의 해상력을 최대로 사용하면서 일정한 간격으로 반복되는 산화막과 질화막 패턴을 식각 베리어로 이용하여 게이트 전극용 폴리실리콘을 식각함으로써 각 게이트 전극 사이의 피치를 감소시킬 수 있는 고집적 마스크 롬 제조 방법을 제공하고자 함.

4. 발명의 중요한 용도

마스크롬 제조에 이용됨

Description

고집적 마스크 롬(MASK ROM) 제조 방법

제1도는 NAND 셀 타입의 마스크 롬을 도시하는 도면.

제2a도 내지 제2e도는 본 발명의 고집적 마스크 롬 제조 방법에 따른 제조 공정도.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체 기판 2 : 게이트 산화막

3 : 폴리실리콘 4 : 질화막

5 : 산화막 6 : 포토레지스트 패턴

A : 질화막 패턴의 폭 B : 질화막 패턴의 피치

C : 포토레지스트 패턴의 폭 D : 포토레지스트 패턴의 피지

A : 폴리실리콘 패턴의 폭 B : 폴리실리콘 패턴의 피지

본 발명의 고집적 반도체 소자 제조 방법에 관한 것으로서, 특히 스텝퍼(Stepper)의 해상력에 의존하지 않는 식각 베리어를 이용한 식각 방법으로 게이트 전극 사이의 피치(Pitch)을 최소화 할 수 있는 고집적 마스크 롬(MASK ROM : Mask Read Only Memory)을 제조하는 방법에 관한 것이다.

마스크 롬은 마스크 공정에 의하여 프로그램(Program)되는 읽기 전용 메모리(ROM)로서, 특정 용도에 따라 프로그램용 마스크를 제조 하여야 한다. 상기 마스크 롬의 장점은 폴리실리콘과 금속층으로 이루어진 구조가 주종을 이루기 때문에 제조 공정이 간단하여 비용 절감에 유리하고, 또한, 칩 사이즈(Chip Size)의 최소화에 유리하다는 장점을 가지고 있다.

상기 마스크 롬의 종류로는 NOR 셀 타입(Cell Type)과 NAND 셀 타입이 있는데, 제1도에 도시한 바와 같은 NAND 셀 타입의 마스크 롬을 참조하면 종래에는 일정한 피치의 게이트 전극(B1, B2...Bn)을 형성하기 위하여 포토레지스트에 의한 마스크 패턴을 이용하였다. 이때, 상기 포토레지스트에 의한 마스크 패턴을 이용하는 방법은 스텝퍼의 해상력을 고려할 때 MASK ROM 소자의 각 게이트 전극의 피치를 0.5㎛ 내지 0.7㎛로 유지해야 하기 때문에 스텝퍼의 해상력을 향상(예를 들면, 새로운 광원의 개발 등)시키지 않고서는 더 이상의 간격을 좁히기는 매우 어렵다는 문제점이 있었다.

고집적 MASK ROM의 제조시 발생되는 이러한 문제점을 해결하기 위하여 안출된 본 발명은, 스텝퍼의 해상력을 최대로 사용하면서 일정한 간격으로 반복되는 산화막과 질화막 패턴을 식각 베리어로 이용하여 게이트 전극용 폴리실리콘을 형성함으로써 각 게이트 전극 사이의 피치를 감소시킬 수 있는 고집적 마스크롬을 제조하는 방법을 제공하는 것을 목적으로 한다.

본 발명에 따른 고집적 마스크롬 제조 방법은, 반도체 기판 상에 게이트 산화막, 게이트 전극용 폴리실리콘, 질화막을 차례로 형성한 후 소정의 마스크 및 식각 공정을 수행하여 소정의 폭을 갖도록 상기 질화막을 패터닝 하는 단계와, 전체 구조 상에 산화막을 형성한 후 상기 질화막 패턴과 소정의 피치를 유지하면서 상기 질화막 패턴 사이에 상기 산화막의 패턴이 형성되도록 하는 소정의 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각 베리어로 이용하여 상기 산화막을 식각하는 단계와, 상기 잔류 포토레지스트를 제거하고, 상기 잔류 질화막 및 산화막을 식각 베리어로 이용하여 상기 폴리실리콘을 식각하는 단계 및 상기 잔류 산화막과 질화막을 제거하는 단계를 포함하는 것을 특징으로 한다.

이제 본 발명의 실시예에 대하여 첨부 도면을 참조하여 보다 상세하게 설명한다. NAND 타입의 마스크 롬 제조 방법을 예로 들면, 먼저 제2ㅁ도에 도시된 바와 같이 반도체 기판(1) 상에 게이트 산화막(2), 게이트 전극용 폴리실리콘(3), 질화막(4)을 차례로 형성하고, 상기 질화막(4)의 패터닝(Patterning)을 실시하게 된다. 이때, 상기 질화막 패턴(4)의 폭 A는 약 0.7㎛ 정도로서 스텝퍼를 이용하여 충분히 정의할 수 있는 간격이고, 상기 질화막 패턴(4)의 피치 B 는 약 1.0㎛ 정도이며, 상기 질화막(4)의 두께는 상기 산화막(3)과의 식각 선택비를 고려하여 소정의 두께가 결정된다. 다음에는, 제2b도에 도시한 바와 같이 전체 구조 상에 산화막(5)을 형성하고, 상기 산화막(5)을 식각하기 위한 소정의 포토레지스트 패턴(6)을 형성한다. 이때, 상기 포토레지스트 패턴(6)의 폭 C는 상기 질화막(4)의 폭 A와 동일한 약 0.7㎛ 정도이고, 상기 포토레지스트 패턴(6)의 피치 D 는 상기 질화막의 패턴(4)과 약 0.2㎛ 정도를 유지하도록 한다. 다음에, 제2c도에 도시한 바와 같이 상기 포토레지스트 패턴(6)을 식각 베리어로 이용하여 상기 산화막(5)을 식각한 후 잔류 포토레지스트 패턴(6)을 제거한다. 이때, 산화막(5)과 질화막(4)의 패턴이 반복되는 형태가 이루어진다. 다음에는, 제2d도에 도시한 바와 같이 반복적으로 형성된 질화막(4)과 산화막(5)패턴을 식각 베리어로 이용하여 상기 폴리실리콘(3)을 식각한다. 이때, 상기 식각 공정은 습식 식각 또는 건식 식각 모두 사용가능한데, 게이트 산화막(2)의 언터 컷(Under Cut)을 고려하여 건식 식각을 실시하는 것이 바람직하다. 다음에, 제2e도에 도시한 바와 같이 상기 산화막(5)과 질화막(4)을 제거하고 후속 공정을 진행한다. 이때, 상기 폴리실리콘(3)을 폭 E는 약 0.7㎛로서 상기 질화막(4)의 폭 A와 상기 포토레지스트 패턴(6)의 폭 C와 동일하고, 상기 폴리실리콘(3)의 피치 F는 약 0.2㎛로서 상기 포토레지스트 패턴(6)의 피치 D와 동일함으로써 상기 폴리실리콘(3)의 피치를 종래의 0.7㎛에서 약 0.5㎛ 정도를 감소시킨 NAND 타입의 마스크 롬을 제조할 수 있게 된다.

전술한 바와 같이 본 발명에 따르면, 스텝퍼의 해상력을 최대로 사용하면서 일정한 간격으로 반복되는 산화막과 질화막 패턴을 식각 베리어로 이용하여 게이트 전극용 폴리실리콘을 형성함으로써 각 게이트 전극 사이의 피치를 종래의 약 0.7㎛에서 약 0.2㎛까지 최소화하여 반도체 소자의 초고집적화, 초고속화 및 용량의 배가화가 가능한 고집적 마스크 롬을 제조하는 것이 가능하다.

Claims (2)

1. 고집적 마스크 롬을 제조하는 방법에 있어서, 반도체 기판 상에 게이트 산화막, 게이트 전극용 폴리실리콘, 질화막을 차례로 형성한 후 소정의 마스크 및 식각 공정을 수행하여 소정의 폭을 갖도록 상기 질화막을 패터닝 하는 단계와, 전체 구조 상에 산화막을 형성한 후 상기 질화막 패턴과 소정의 피치를 유지하면서 상기 질화막 패턴 사이에 상기 산화막의 패턴이 형성되도록 하는 소정의 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각 베리어로 이용하여 상기 산화막을 식각하는 단계와,상기 잔류 포토레지스트를 제거하고, 상기 잔류 질화막 및 산화막을 식각 베리어로 이용하여 상기 폴리실리콘을 식각하는 단계 및 상기 잔류 산화막과 질화막을 제거하는 단계를 포함해서 이루어진 고집적 마스크 롬 제조 방법.
2. 제1항에 있어서, 상기 질화막 패턴의 폭은 약 0.7㎛이고, 상기 포토레지스트 패턴은 상기 질화막 패턴과 약 0.2㎛의 피치를 유지하여 형성되는 것을 특징으로 하는 고집적 마스크 롬 제조 방법.