KR100194313B1 - 벤조시클로부텐 폴리머 및 실리콘 파우더의 패시베이션층을 갖고 있는반도체 디바이스 - Google Patents

벤조시클로부텐 폴리머 및 실리콘 파우더의 패시베이션층을 갖고 있는반도체 디바이스 Download PDF

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Abstract

패시베이션층(9)를 갖고 있는 반도체 디바이스에서, 패시베이션층은 벤조시클로부텐 폴리머 및 실리콘 파우더로 제조된다.

Description

벤조시클로부텐 폴리머 및 실리콘 파우더의 패시베이션층을 갖고 있는 반도체 디바이스
제1도는 제1 종래 기술의 반도체 디바이스를 도시하는 단면도.
제2도는 제2 종래 기술의 반도체 디바이스를 도시하는 단면도.
제3a도는 벤조시클로부텐의 구조식.
제3b도는 벤조시클로부텐의 가교 결합 반응을 설명하는 도면.
제4a도는 벤조시클로부텐 폴리머 및 실리콘 파우더의 혼합물의 잔류 변형력 특성을 도시하는 그래프.
제4b도는 벤조시클로부텐 폴리머 및 실리콘 파우더의 혼합물의 분해시 인장신장 비를 도시하는 그래프.
제5도는 본 발명에 따른 반도체 디바이스의 제1 실시예를 도시하는 단면도.
제6도는 본 발명에 따른 반도체 디바이스의 제2 실시예를 도시하는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : N형 단결정 실리콘 기판 2 : P형 불순물 확산 영역
3 : N+형 불순물 확산 영역 4 : N+형 불순물 확산 영역
5 : 실리콘 산화층 6B, 6C, 6E : 전극
7 : 폴리이미드 수지층 8 : 실리콘 질화층
본 발명은 반도체 디바이스에 관한 것으로, 특히 이의 향상된 패시베이션층에 관한 것이다.
반도체 디바이스에서, 불순물 확산 영역은 반도체 기판 내에 형성되고, 금속층은 그 위에 형성되어 불순물 확산 영역과 서로 접촉된다. 디바이스의 표면은 패시베이션층이라는 유전체 커버에 의해 보호된다. 즉, 패시베이션층은 외부의 기계적 스트레스에 대해 디바이스를 보호하고, 디바이스가 외부 습도 및 이온에 의해 오염되는 것을 방지한다.
제1 종래 기술의 패시베이션층은 폴리이미드 수지로 제조된다(JP-A-2-30171 참조). 이것은 상세히 후술하겠다.
그러나, 상술한 제1 종래 기술의 패시베이션층에서, 반도체 디바이스가 미세구조로 되어 있으므로, 패시베이션층은 다중 금속층으로 인한 계단식 표면의 거칠기를 흡수할 수 없기 때문에, 패시베이션층의 표면 편평성 특성을 얻을 수 없다. 그러므로, 패시베이션층 형성 후의 후속 단계에서, 거친 계단식 표면에 가해지는 열적 스트레스, 기계적 스트레스 및 환경적 스트레스에 의해 패시베이션층내에 크랙 및 핀홀이 발생될 수 있고, 금속층은 열악한 내습성으로 인해 패시베이션층에 흡수된 수분 또는 이온에 의해 부식될 수 있다.
제1 종래 기술의 패시베이션층의 내습성을 향상시키기 위해, 제2 종래 기술의 패시베이션층은 그 위에 폴리이미드 수지층 및 실리콘 질화층에 의해 형성된 이중층 구조를 포함한다(JP-A-62-293726 참조). 이것은 상세히 후술하겠다.
그러나, 상술한 제2 종래 기술의 패시베이션층에서, 실리콘 질화층의 내습성이 우수하더라도, 실리콘 질화층과 폴리이미드층간의 접촉 특성이 열화되어, 수분 및 이온이 실리콘 질화층과 폴리이미드층간의 인터페이스로부터 디바이스의 금속층 및 불순물 확산 영역 내로 흡수되므로, 신뢰성이 감소된다.
본 발명의 목적은 편평성 특성이 우수하고, 내습성 특성이 우수하며, 반도체 장치의 기계적 특성을 향상시킬 수 있는 패시베이션층을 제공하기 위한 것이다.
본 발명에 따르면, 패시베이션층은 벤조시클로부텐 폴리머(benzocyclobutene polymer) 및 실리콘 파우더로 제조된다. 벤조시클로부텐 폴리머 그 자체는 플렉시블하기 때문에, 벤조시클로부텐 폴리머는 여기에 인가된 스트레스를 흡수할 수 있다. 또, 벤조시클로부텐 폴리머는 우수한 내습성 특성을 나타내기 위해 낮은 수분 흡수 특징을 갖고 있다. 또, 벤조시클로부텐 폴리머에 실리콘 파우더를 추가하면 실리콘 기판과 같은 반도체 기판과 거의 동일한 패시베이션층의 열적 팽창성을 갖게 할 수 있다.
이하, 첨부 도면을 참조하여 본 발명을 상세히 설명하고자 한다.
양호한 실시예를 설명하기 전에, 종래 기술의 반도체 디바이스는 제1도 및 제2도를 참조하여 설명하겠다.
제1 종래 기술의 반도체 디바이스를 도시하는(JP-A-2-30171 참조) 제1도에서, 참조 번호(1)은 콜렉터 영역으로서 작용하는 N형 단결정 실리콘 기판을 표시하고, 참조 번호(2)는 베이스 영역으로서 작용하는 P형 불순물 확산 영역을 표시하며, 참조 번호(3)은 에미터 영역으로서 작용하는 N+형 불순물 확산 영역을 표시하고, 참조 번호(4)는 콜렉터 획득 영역으로서 작용하는 N+형 불순물 확산 영역을 표시한다. 여기에 형성된 콘택트 홀을 갖고 있는 실리콘 산화층(5)이 실리콘 기판(1) 상에 형성된다. 또, 베이스 전극(6B), 에미터 전극(6E) 및 콜렉터 전극(6C)는 실리콘 산화층(5) 상에 형성되고, 각각 베이스 영역(2), 에미터 영역(3) 및 콜렉터 획득 영역(4)에 접속된다. 또, 입출력 패드(6P)는 실리콘 산화층(5) 상에 형성된다.
또, 패시베이션층으로서 작용하는 폴리이미드 수지층(7)은 전체 표면 상에 제공된다.
제1도에서 전극(6B, 6E, 6C 및 6P)와 같은 금속층이 많고 복잡할 때, 폴리이미드 수지층(7)은 금속층의 계단식 표면의 거칠기를 흡수할 수 없다. 즉 폴리이미드 수지는 폴리이미드 프리커서의 복압축(ploycondensation)을 탈수시킴으로써 형성되므로, 복압축 프로세스의 탈수시 패시베이션층은 체적이 감소된다. 결과적으로, 폴리이미드 수지층(7)의 편평성 특성은 열화된다. 그러므로, 폴리이미드 수지층(7)의 다음 스테이지에서 거친 계단식 표면에 인가된 열적 스트레스, 기계적 스트레스 및 환경적 스트레스에 의해 폴리이미드 수지층(7)에 크랙 및 핀홀이 형성될 수 있다. 또, 전극(6B, 6E, 6C ) 및 패드(6P)는 폴리이미드 수지층(7)에 흡수된 수분 및 이온에 의해 부식될 수 있다.
제2 종래 기술의 반도체 디바이스를 도시하는(JP-A-62-293726 참조) 제2도에서, 실리콘 질화층(8)은 제1도의 디바이스의 소자에 추가되므로, 폴리이미드 수지층(7) 뿐만 아니라 실리콘 질화층(8)은 패시베이션층으로서 작용한다.
그러나, 제2도에서, 실리콘 질화층(8)이 우수한 내습성을 가지고 있더라도, 실리콘 질화층(8)과 폴리이미드 수지층(7)간의 접촉 특성이 열화되기 때문에, 수분 및 이온은 실리콘 질화층(8)과 폴리이미드 수지층(7)간의 인터페이스로부터 전극(6B, 6E, 6C), 패드(6P) 및 불순물 확산 영역(2, 3 및 4)로 흡수된다. 따라서, 디바이스의 신뢰성은 열화된다.
다음에, 벤조시클로부텐 폴리머는 제3a도 및 제3b도를 참조하여 설명하겠다.
벤조시클로부텐 폴리머는 제3a도에 도시된 바와 같은 구조식을 갖고 있는 벤조시클로부텐 모너머(monomer)를 사용하여 형성된다. 즉, 벤조시클로부텐 모너머는 가열되기 때문에, 벤조시클로부텐 모너머중 시클로부텐 부분은 제3b도에 도시된 바와 같은 링-오픈 중합 프로세스(ring-open polymerization process)에 의해 링-오픈된다. 링-오픈 중합 프로세스에서, 벤조시클로부텐은 체적이 감소되지 않고, 하층의 계단식 표면의 거칠기를 흡수할 수 있다.
본 실시예에서, 예를 들면 입경이 약 1㎛인 실리콘 파우더는 패시베이션층으로서 벤조시클로부텐 폴리머에 부가되어 실리콘 기판과 거의 동일한 패시베이션층의 열적 팽창성을 형성한다.
벤조시클로부텐 폴리머에 대한 실리콘 파우더의 중량 비는 양호하게 약 1%보다 더 크다. 즉, 벤조시클로부텐 및 실리콘 파우더의 혼합물의 잔류 변형력 특성을 도시하는 제4a도에 도시된 바와 같이, 실리콘 파우더의 중량 비가 약 1%보다 작을 때, 잔류 변형력은 현저하게 증가되므로, 특히 큰 규모의 칩에서 패시베이션층의 신뢰성이 감소된다.
또, 벤조시클로부텐 폴리머에 대한 실리콘 파우더의 중량 비는 양호하게 약 90%보다 작게 된다. 즉, 벤조시클로부텐 폴리머 및 실리콘 파우더의 혼합물의 분해시의 인장 신장 특성이 도시된 제4b도에 도시된 바와 같이, 실리콘 파우더의 중량비가 약 90%보다 더 클 때, 분해시 인장 신장비는 거의 0%이기 때문에, 벤조시클로부텐 폴리머 및 실리콘 파우더로 제조된 패시베이션층에 크랙 및 핀홀이 쉽게 발생된다.
본 발명의 제1 실시예를 도시하는 제5도에서, 패시베이션층(9)는 벤조시클로부텐 폴리머 및 실리콘 파우더로 제조된다.
패시베이션층(9)의 형성은 후술하겠다.
먼저, 벤조시클로부텐 올리고머(oligomer)은 메시틸렌 용제(mesitylene solvent)에 용해되고, 입경이 약 1㎛인 실리콘 파우더는 메시틸렌 용제에 주입된다. 이 경우에 벤조시클로부텐 올리고머에 대한 실리콘 파우더의 중량 비는 약 40%이다. 그 다음, 벤조시클로부텐 올리고머 및 실리콘 파우더가 포함된 메시틸렌의 용제가 혼합되고, 감광 가교제가 추가되어, 감광 코팅제를 얻는다.
상술한 감광 코팅제는 제5도에 도시된 바와 같이 전체 표면 상에 패시베이션층(9)와 같은 스피닝법으로 피복되어, 질소 분위기에서 약 20분 동안 약 80℃의 온도로 베이크(bake)된다.
다음에, 광은 마스크(도시하지 않음)를 포함하는 감광 코팅제로 조사되고, 감광 코팅제는 케로신(kerosine)을 기초로 한 디벨롭퍼를 사용하여 현상되어, 입출력 패드(6P)용 개구를 관통시킨다.
마지막으로, 약 200℃ 내지 250℃의 온도에서의 가열 처리는 감광 코팅제를 경화시키기 위해 약 30분 동안 행해져, 두께가 약 2㎛인 패시베이션층(9)를 형성한다.
본 발명의 제2 실시예를 도시하는 제6도에서, 폴리이미드 수지로 제조된 다른 패시베이션층(10)은 제5도의 소자에 추가된다. 즉, 추가 패시베이션층(10)은 제5도의 패시베이션층(9)과 실리콘 산화층(5)간에 삽입된다.
패시베이션층(9 및 10)의 형성에 대해 후술하겠다.
먼저, 폴리이미드 프리커서를 기초로 한 폴리이미드 코팅제는 제6도에 도시된 바와 같이 전체 표면 상에 피복된다. 이 경우에, 실록산은 실리콘 산화층(5)가 우수한 접촉 특성을 갖도록 폴리이미드 코팅제가 추가된다.
다음에, 베이킹 처리 후, 열 처리가 행해져, 폴리이미드 프리커서에 가교제 반응이 발생된다. 따라서, 두께가 약 1.5㎛인 패시베이션층(10)이 얻어진다.
다음에, 제1 실시예에 사용된 감광 코팅제는 제6도에 도시된 바와 같이 패시베이션층(10) 상의 패시베이션층(9)와 같이 스피닝법에 의해 피복되고, 질소 분위기에서 약 20분 동안 약 80℃의 온도로 베이크된다.
다음에, 약 200℃ 내지 250℃의 온도의 열 처리는 감광 코팅제를 경화시키기 위해 약 30분 동안 행해져, 두께가 약 0.5㎛인 패시베이션층(9)를 형성한다.
마지막으로, 입출력 패드(6P)용 개구는 포토리소그래픽 및 산소 플라즈마 에칭 프로세스를 사용하여 패시베이션층(9 및 10)에 형성된다.
제2 실시예에서, 실리콘 산화물과 같은 무기물에 대한 패시베이션층(9 : 벤조시클로부텐 폴리머/실리콘 파우더)의 열화된 접촉 특성은 무기물에 대해 우수한 접촉 특성을 갖는 추가 패시베이션층(10 : 폴리이미드)에 의해 보상된다.
또, 패시베이션층(10)에 포함된 실록산 잔류물은 무기물에 대한 접촉 특성을 향상시킨다. 실록산 잔류물을 포함하는 폴리이미드층은 높은 수분 흡수 특성을 가지고 있지만; 이것은 패시베이션층(9 : 벤조시클로부텐 폴리머/실리콘 파우더)에 의해 보상된다.
또, 패시베이션층(9 : 벤조시클로부텐 폴리머/실리콘 파우더)용 경화 프로세스에서, 벤조시클로부텐 폴리머는 폴리이미드와 결합되기 때문에, 2개의 패시베이션층(9 및 10)은 서로 단단하게 접촉된다.
전술한 바와 같이, 본 발명에 따르면, 패시베이션층이 플렉시블한 벤조시클로부텐 폴리머로 제조되기 때문에, 패시베이션층은 인가된 스트레스를 흡수할 수 있고 편평하게 될 수 있다. 또, 벤조시클로부텐 폴리머가 낮은 수분 흡수 특성을 가지고 있기 때문에, 패시베이션층은 우수한 내습성 특성을 나타낼 수 있다. 또, 실리콘 파우더가 패시베이션층에 포함되기 때문에, 패시베이션층의 열 팽창성은 반도체 기판에 가깝게 발생될 수 있기 때문에, 반도체 디바이스의 기계적 강도가 향상될 수 있다.
또, 폴리이미드로 제조된 추가 패시베이션층은 무기질에 대해 우수한 접촉 특성을 갖고 있기 때문에, 반도체 디바이스의 신뢰성이 향상될 수 있다.

Claims (12)

  1. 반도체 디바이스에 있어서, 반도체 기판, 상기 반도체 기판 상에 형성된 무기 절연층, 및 벤조시클로부텐 폴리머 및 실리콘 파우더의 혼합물로 제조되고, 상기 무기 절연층 상에 형성된 제1 패시베이션층을 포함하며, 상기 벤조시클로부텐 폴리머에 대한 상기 실리콘 파우더의 중량비는 대략 0.01 내지 0.30인 반도체 디바이스.
  2. 제1항에 있어서, 상기 제1 패시베이션층은 감광 가교제를 더 포함하는 반도체 디바이스.
  3. 제1항에 있어서, 폴리이미드 수지로 제조되고, 상기 무기 절연층과 상기 제1 패시베이션층간에 형성된 제2 패시베이션층을 더 포함하는 반도체 디바이스.
  4. 제3항에 있어서, 상기 제2 패시베이션층은 실록산 잔류물을 더 포함하는 반도체 디바이스.
  5. 반도체 디바이스의 패시베이션층에 사용되는 물질에 있어서, 벤조시클로부텐 폴리머 및 실리콘 파우더의 혼합물을 포함하는 물질.
  6. 제5항에 있어서, 상기 벤조시클로부텐 폴리머에 대한 상기 실리콘 파우더의 중량비는 대략 0.01 내지 0.90인 물질.
  7. 제5항에 있어서, 감광 가교제를 더 포함하는 물질.
  8. 제1항에 있어서, 상기 무기 절연층은 실리콘 산화물을 포함하는 반도체 디바이스.
  9. 제1항에 있어서, 상기 패시베이션층의 두께는 약 2㎛인 반도체 디바이스.
  10. 제3항에 있어서, 상기 제1 패시베이션층의 두께는 약 0.5㎛이고, 상기 제2 패시베이션층의 두께는 약 1.5㎛인 반도체 디바이스.
  11. 제1항에 있어서, 상기 벤조시클로부텐 폴리머에 대한 상기 실리콘 파우더의 상기 중량비는 대략 0.01 내지 0.290인 반도체 디바이스.
  12. 제1항에 있어서, 상기 벤조시클로부텐 폴리머에 대한 상기 실리콘 파우더의 상기 중량비는 대략 0.01 내지 0.10인 반도체 디바이스.
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