KR100191738B1 - 입력 라인 길이 검출 장치, 입력 신호 등화 및 등화된 출력 신호 발생 장치, 및 입력 신호 등화 장치 - Google Patents

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나가라즈 크리쉬나스와미
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엘리 웨이스 , 알 비 레비
에이티 앤드 티 코포레이션
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B3/00—Line transmission systems
    • H04B3/02—Details
    • H04B3/04—Control of transmission; Equalising
    • H04B3/14—Control of transmission; Equalising characterised by the equalising network used
    • H04B3/143—Control of transmission; Equalising characterised by the equalising network used using amplitude-frequency equalisers
    • H04B3/145—Control of transmission; Equalising characterised by the equalising network used using amplitude-frequency equalisers variable equalisers

Abstract

통신 시스템(telecommunications system)의 T1 혹은 E1 중계기(repeater)와 함께 사용하기 위한 본 발명의 자동 라인 등화기(automatic line equalizer)는 라인 조건/길이 검출기(line condition/length detector)를 포함한다. 라인 조건/길이 검출기는 제1전기적 소자, 제2전기적 소자 및 증폭기 회로를 포함한다. 제1전기적 소자는 고정 임피던스(a fixed impedance)를 나타낸다. 제2전기적 소자는 라인 등화기의 이득 제어 전압(gain control voltage)의 함수로서 변하는 가변 임피던스(variable impedance)를 나타낸다. 증폭기는 제1전기적 소자의 임피던스와 제2전기적 소자의 임피던스간의 비의 함수로서 출력 전압을 발생하도록 형성된다. 증폭기의 출력 전압은 입력 라인의 조건/길이를 나타낸다. 등화기는 라인 조건/길이 표시에 응답한다. 라인 조건/길이 표시는 상이한 라인 조건/길이를 수용하기 위해 등화기를 스위치하거나 개략적으로 동조시키기 위해 사용된다.

Description

입력 라인 길이 검출 장치, 입력 신호 등화 및 등화된 출력 신호 발생 장치, 및 입력 신호 등화 장치
제1a도는 등화기 및 자동 이득 제어(AGC) 회로를 도시하는 블럭도.
제1b도는 등화기의 샘플 가변 증폭기 단을 도시하는 블럭도.
제2도는 본 발명의 라인 조건/길이 탐지 회로를 도시하는 간략화된 개략도.
제3도는 본 발명의 광역 등화기의 제1실시예를 도시하는 블럭도.
제4도는 본 발명의 광역 등화기의 제2실시예를 도시하는 블럭도.
제5도는 제4도의 광역 등화기의 구현을 도시하는 개략도.
* 도면의 주요부분에 대한 부호의 설명
101 : 입력 신호 102 : 등화기
103 : 3진 출력 신호 104 : 자동 이득 제어 회로
105 : 등화기의 제어 입력 151 : 입력 신호
152 : 가합점 153 : 증폭 회로 출력
154 : 연산 증폭기 200 : 라인 조건 검출기
202 : 가변 소자 204 : 연산 증폭기
206 : 고정 소자 208 : 비교기 뱅크
210 : 라인 조건 표시 300 : 광역 등화기의 제1실시예
302, 304 : 등화기 306A 내지 306D : 스위치
400 : 광역 등화기의 제2실시예 402 : 등화기
404 : 보상 회로 406 : 스위치
502 : 제1증폭기 단 504 : 부가적인 증폭기 단
본 발명은 디지털 전화 통신(digital telephone communication)에 사용되는 중계기(repeaters)에 관한 것으로 특히, T1 또는 E1 중계기에서 사용하기 위한 자동 라인 길이 등화기(automatic line length equalizer)에 관한 것이다.
전화 통신(telephony)에서, T1 및 E1은 디지털 전송 표준이다. T1은 미합중국에서 사용되는 표준이며, 유럽에서 사용되는 유사한 표준은 E1 이다. 디지털 전송 시스템(digital transmission system)에서 중요한 구성요소는 중계기이다. 중계기는 신호를 재발생(regenerate)하기 위해 전송 라인(transmission line)을 따라 일정한 간격(regular interval)으로 배치된다. 디지털 베이스밴드 라인 등화기(digital baseband line equalizer)는 T1 또는 E1 시스템에 사용되는 바와 같이 중계기의 전단부(front end)에서 일정하게 활용된다.
등화기는 일정 길이의 케이블을 통해 전송되는 동안 왜곡된 신호를 필터링하고 증폭한다.
신호는 3진수 디지털 신호(ternary digital signal)이며, T1 표준에서는 1.544Mbits/sec, E1 표준에서는 2.04Mbits/sec 속도로 전송된다. 이 신호는 3진수이므로, 신호는 3가지 논리 레벨, 즉 로우, 제로, 하이(low, zero, high)를 갖는다는 것을 의미한다. 데이터는 대체마크 반전 방안(alternate mark inversion(AMI) scheme)을 사용하여 인코드되며, 이 방안은 논리 0은 0전압으로서 전송되고, 논리 1은 하이 또는 로우 전압으로서 전송된다.
시스템 고려사항(system considerations)은 라인 등화기가 상이한 라이 길이(different line lengths)에 대해 자신의 특성을 자동적으로 조정할 것을 요구한다. 예를 들면, T1 중계기에 대해, 라인손실(line loss)은 절반의 비트율로 (보수 데이터 신호(complementary data signal)가 사용되기 때문에, 유효 데이터율은 전송된 비트율의 절반이다) 0db에서 35db까지 변한다. 종래의 라인 등화기는 변화된 라인 조건에 적합하도록 등화기의 이득 및 주파수 응답을 변화시키는데 사용되는 가변 RC 네트워크(variable RC network)를 활용한다. 그러나, 종래의 방안은 단지 제한된 범위에서만 적용할 수 있다.
넓은 범위의 라인 조건에 적용할 수 있는 등화기가 필요하다.
본 발명은 광역 베이스밴드 라인 등화기(wide range bascband line equalizer)에 관한 것이다. 라인 조건/길이 검출기(line condition/length detector)는 조잡한 등화 셋팅 사이에서 등화기를 스위치 하는데 사용된다. 그 다음, 등화기는 특정 라인 조건(specific line condition)을 자동적으로 조정한다. 라인 조건/길이 검출기 및 등화기는 단일 집적 회로 칩(single integrated circuit chip)상에 제조된다. 라인 조건/길이 검출기는 제1 전기적 소자(예를 들면 MOSFET), 제2 전기적 소자(예를 들면, MOSFET) 및 증폭기 회로를 포함한다. 제1 전기적 소자는 고정 임피던스(fixed impednce)[혹은 컨덕턴스(conductance)]를 나타낸다. 제2 전기적 소자는 라인 등화기의 이득 제어 전압의 함수로서 변하는 가변 임피던스(혹은 컨덕턴스)를 나타낸다. 증폭기는 제1 전기적 소자의 임피던스(컨덕턴스)와 제2 전기적 소자의 임피던스(컨덕턴스)간의 비의 함수로서 출력 전압을 발생하도록 구성된다.
가변 소자(variable element)는 자동 이득 제어 회로(automatic gain control circuit)로부터의 제어 전압에 의해 제어된다. 이와 동일한 제어 전압은 등화기의 등화(이득 및 주파수 응답 특성)를 제어하는데 사용되는 등화기내의 가변 임피던스를 제어한다. 따라서, 제어 전압의 값은 자신의 적응 성질(adaptive nature)에 의해 라인 조건/길이의 함수인 등화기의 등화 상태를 나타내는 표시(indication)이다.
라인 길이 검출기는 증폭기 회로의 출력 전압을 하나 이상의 기준 전압과 비교하여, 다수의 라인 조건/길이 표시 신호(line condition/length indicating signals)를 발생하는 비교기 뱅크(comparator bank)를 더 포함할 수도 있다.
본 발명의 광역 등화기는 라인 조건/길이 표시에 응답한다. 라인 조건/길이 표시(line condition/length indication)는 넓은 범위의 상이한 라인 길이를 수용하도록 등화기를 스위치하거나 혹은 개략적으로(coarsely) 동조시키는데 사용된다. 등화의 미세한 동조(fine tuning)는 등화기의 등화 응답을 변화시키기 위해 가변 임피던스 RC 네트워크를 조정함으로써 기지의 방법으로 수행된다.
제1 실시예에서, 광역 등화기는, 제1 범위(a first range)내에서 감소된 길이를 갖는 입력 라인과 더불어 사용하기에 적합한 성능 특성(performance characteristics)을 갖는 제1 등화기(a first equalizer), 제2 범위내에서 감소된 길이를 갖는 입력 라인과 더불어 사용하기에 적합한 성능 특성을 갖는 제2 등화기, 및 라인 조건/길이 검출기로부터의 라인 조건/길이 표시의 함수로서 제1 등화기 혹은 제2 등화기를 입력 라인에 선택적으로 결합시키는 스위치를 포함한다.
광역 라인 등화기의 제2실시예에서, 단일 등화기(single equalizer)가 사용된다. 그러나, 등화기는 라인 조건/길이 표시의 함수로서 등화기의 주파수 응답 특성을 변화시키는 스위치를 포함한다. 예를 들면, 이것은 주파수 응답내에 극/영점 쌍(pole/zero pair)을 발생하기 위해 등화기 증폭기 단중 하나로 커패시터를 스위칭 함으로써 구현될 수도 있다.
본 발명의 전술한, 그리고 또 다른 특징 및 장점들은 후술되는 본 발명의 바람직한 실시예의 상세한 설명과 이에 따르는 도면에 의해 자명해질 것이다.
본 발명의 바람직한 실시예는 동일한 참조번호가 동일한 소자를 나타내는 도면을 참조하여 개시된다. 더욱이 각각의 참조번호의 맨 좌측 숫자는 번호가 처음으로 나타난 도면의 번호를 나타낸다. 특정 부분 번호 및 구성이 개시되었지만, 이것은 단지 예시를 위한 것이라는 것을 이해하여야 한다. 당업자라면 본 발명의 사상이나 범주를 벗어남이 없이 다른 구성요소 또는 구성이 사용될 수도 있다는 것을 이해할 것이다.
제1a도는 T1 또는 E1 중계기에서 사용되는 것과 같은 전형적인 디지털 베이스밴드 라인 등화기를 도시하는 블럭도이다. 등화기(102)는 입력 신호(101)를 수신하여 3진 출력 신호(103)를 발생한다. 입력 신호(101)는 전형적으로 비교적 긴 전화 케이블을 통해 전송되는 동안 왜곡된다. 등화기(102)는 왜곡된 신호를 등화하여 출력신호(103)를 발생한다. 등화(equalize)란 용어는 증폭하고 필터링하는 것을 의미한다.
라인 조건의 변화로 인해 상이한 등화가 필요하다. 예를 들면, 라인 길이가 길수록 디지털 신호에 대한 로우 패스 필터링 효과는 증대된다. 따라서, 길이가 긴 라인으로부터 신호가 수신되는 경우, 등화기는 고주파수로 보다 큰 증폭을 수행해야 한다. 보다 짧은 라인의 길이에서, 고주파 감쇠의 양이 감소되어, 등화기에 의한 고주파 강조(high frequency accentuation)가 감소될 수도 있다. 후술되는 바와 같이, 본 발명의 등화기는 자신의 이득 및 주파수 응답(즉, 극 및/또는 영점의 위치)을 조정하여 라인 조건을 변화시킨다.
자동 이득 제어(AGC) 회로(104)는 등화기(102)의 등화를 제어한다. AGC 회로(104)는 출력 신호(103)의 진폭을 감시하여, 출력신호(103)의 진폭의 함수로서 제어 전압 VAGC를 발생한다. 그 다음, 제어전압 VAGC는 등화기(102)의 제어 입력(105)으로 제공된다.
등화기(102)는 다수의 증폭기 단을 포함한다. 제어 전압 VAGC는 하나 이상의 증폭기 단 등화(이득 대 주파수 특성)를 변화시키는데 사용된다. 이것은 당업자에게 자명할 다수의 방법으로 수행될 수도 있다. 예시를 위해, 단일 증폭기 단이 이하 개시된다. 예를 들면, 제1b도는 샘플 반전 증폭기 회로(150)를 도시한다. 증폭기회로(150)는 연산 증폭기(154), 임피던스 소자 R1, 임피던스 소자 R2및 커패시터 C를 포함한다. 임피던스 소자 R1은 입력(151)과 증폭기(154)의 반전 입력(inverting input)에 형성된 가합점(summing junction)(152) 사이에 접속된다. 커패시터 C는 임피던스 소자 R1과 병렬로 접속된다. 임피던스 소자 R2는 가합점(152)과 증폭기 회로(150)의 출력(153) 사이에 피드백 형태(feedback configuration)로 접속된다.
임피던스 소자 R1은 임피던스/컨덕턴스가 제어 입력(105)상의 제어 전압 VAGC에 의해 제어되는 가변 소자이다. 바람직한 실시예에서, 임피던스 소자 R1은 MOSFET를 사용하여 구현된다. MOSFET의 컨덕턴스를 변화시킴으로써, DC 이득 및 영 주파수(1/R1C)의 위치가 모두 변화된다.
VAGC발생동안 AGC 회로(104)의 동작은 Automatic Gain Control Circuit for a Aigital Baseband Line Equalizer(ATT Docket N0. Sonntag 5, Attorney Docket N0. 1470.0120000)란 명칭으로 본 명세서와 동일자로 출원되어 공동 소유의 계류중인 미합중국 특허출원 제 호(부여될 예정)에 보다 상세히 기술되어 있으며, 본 명세서에 참조로서 인용된다. 유사하게, 등화기(102)의 등화를 제어하는데 VAGC를 사용하는 방법은 Multiple Control Voltage Generation for MOSFET Resistors이란 명칭으로 1992년 9월 30일 특허출원된 공동 소유되고 계류중인 미합중국 특허출원 제 07/954,859호에 기술되어 있으며, 이 역시 본 명세서에 참조로서 인용된다.
등화기(102)는 증폭기 회로(150)의 R1과 같은 임피던스 소자의 값을 변경함으로써, 단지 제한된 범위에서만 자신의 등화를 적용할 수 있다. 따라서, 등화기는 통상적으로 라인 조건의 제한된 범위내에서 최적의 성능을 갖도록 설계된다. 그러나, 라인 조건의 표시(즉, 요구된 등화량)가 정확히 확인될 수 있다면, 이러한 정보는 상이한 범위의 성능 사양으로 등화기를 스위치 하거나 또는 개략적으로 동조시키는데 사용될 수 있다. 일단 새로운 성능 범위로 스위치되면, 등화기는 제1b도를 참조하여 기술된 방법에 따라 정확한 라인 조건으로 자신을 자동적으로 조정하거나 또는 미세한 동조를 할 수 있다.
라인 조건에 영향을 끼치는 주요 인자는 라인 길이이다. 따라서, 라인 조건은 라인 길이의 근사치(approximation)이다. 라인 조건을 결정하는 한가지 방법은 입력 라인(101)상의 신호의 진폭을 감시하는 것이다. 불행히도, 입력 신호상에 존재하는 노이즈(noise)는 라인 조건과 신호 진폭간의 상관(correlation)을 어렵게 한다. 이것은 특히 낮은 신호 레벨(low signal level)에서 사실이다. 라인 조건을 결정하는 또 다른 방법은 등화기(102)의 등화를 조정하는 제어 전압 VAGC를 감시하는 것일 것이다. 그러나, 제어 전압 VAGC는 라인 조건을 정확히 표시할 수 없는데, 그 이유는 VAGC가 집적회로 제조 변동 및 온도 변동으로 인한 구성 요소값의 변동에 기인한 특정 등화기 특성의 함수로서 또한 변하기 때문이다.
제조 공정의 변화 및 온도 변동으로 인해 VAGC를 직접적으로 사용한 경우 신뢰성있는 라인 조건 예측기를 제고할 수 없지만, 본 발명자는 제어 전압 VAGC로부터 정확한 라인 조건 표시를 찾기 위한 수단을 발견하였다.
제2도에는 본 발명의 라인 조건 검출기가 도시되어 있다. 라인 조건 검출기(200)는 증폭기(204), 가변 소자(202), 고정 소자(206) 및 비교기 뱅크(comparator bank)(208)를 포함한다. 증폭기(204) 및 소자(202,206)는 실질적으로 제1b도의 증폭기 회로(150)와 유사한 반전 증폭기 형태로 정렬된다. 기준 전압 VREF는 가변 소자(202)를 통해 증폭기(204)의 반전 입력에 접속된다. 증폭기(204)의 비반전입력(non-inverting input)은 접지(ground)에 접속된다. 고정 소자(206)는 출력으로부터 증폭기(204)의 반전 입력으로 피이드백을 제공하기 위해 접속된다. 증폭기(204)의 출력은 비교기 뱅크(208)로 입력된다. 하나 이상의 라인 조건/길이 기준 전압(212)이 비교기 뱅크(208)로 또한 입력된다.
바람직한 실시예에서, 라인 조건 검출기 회로(200)는 등화기(102) 및 AGC 회로(104)와 동일한 집적회로 칩상에 구현된다. 가변 소자(202), 고정 소자(206), 증폭기(204) 및 비교기 뱅크(208)는 당업자라면 쉽게 이해할 수 있는 표준 집적 회로 제조 기법을 사용하여 구현된다. 예를 들면, 가변 소자(202) 및 고정 소자(206)는 MOSFET들을 사용하여 구현된다. 비교기 뱅크(208)는 증폭기(204)의 출력에 비교될 각각의 라인 조건/길이 기준 전압(212)에 대해 개별적인 비교기(separate comparator)를 이용하여 구현된다.
이제 라인 조건 검출기 회로(200)의 동작이 기술된다. 가변소자(202)의 임피던스 ZVAR은 AGC 제어 회로(104)(제1a도)로부터의 제어 전압 VAGC에 의해 제어된다. 고정 소자(206)의 임피던스 ZFIX는 실질적으로 일정하다. 증폭기(204)의 출력 전압 Vout은 하기 식, 즉
으로 정의된다.
VREF는 실질적으로 일정한 기준 전압이다. 따라서, VOUT은 제어 전압 VAGC함수로서 변하는 가변 소자(202)의 임피던스 ZVAR의 함수로서 변할 것이다. 따라서, 가변 소자(202)는 등화기(102)(제1b도를 참조)의 증폭기 회로(150)내의 R1과 같은 임피던스 소자를 제어하는 동일한 제어 전압에 의해 제어된다. 임피던스 소자 R1은 등화기의 등화를 제어한다. 따라서, VAGC의 값은 적응 특성에 의해 라인 조건의 함수인 등화기의 등화 상태를 나타내는 표시이다.
비교기 뱅크(208)는 VOUT을 하나 이상의 라인 조건 기준전압(212)과 비교하여 하나 이상의 대응하는 라인 조건 표시(210)를 발생한다.
라인 조건 검출기 회로(200)로부터의 라인 조건 표시는 제3-5도에 도시된 바와 같이 본 발명의 광역 등화기를 구현하는데 사용된다. 먼저 제3도를 참조하면, 본 발명의 광역 등화기의 제1실시예(300)가 도시된다. 광역 등화기(300)는 제1등화기(302), 제2등화기((304) 및 스위치(306A-306D)를 포함한다. 등화기(302,304)는 제1도의 등화기(102)와 실질적으로 동일하다. 단지 하나의 AGC회로(104)만이 등화기(302,304) 모두에 사용된다. 본 실시예에서, AGC회로(104)는 출력 라인(103)에 접속되어 제어 전압 VAGC를 양쪽 등화기의 제어 입력(105)에 공급할 것이다.
라인 조건은 주요 라인 길이에 의해 영향을 받으므로, 등화기(302)는 제1범위 내에서 감소된 길이를 갖는 입력 라인과 더불어 사용하기에 적합한 성능 및 등화 특성에 의해 구성된다. 등화기(304)는 제2범위 내에서 감소된 길이를 갖는 입력 라인과 더불어 사용하기에 적합한 성능 특성에 의해 구성된다. 스위치(306A-306D)는 라인 조건 검출기 회로(200)로부터의 라인 조건 표시의 함수로서 입력 라인(101)과 출력 라인(103) 사이에 적절한 등화기(302,304)를 접속한다. 예를 들면, 스위치(306B,306D)의 개방과 동시에 스위치(306A,306D)를 닫으면, 입력 라인(101)과 출력 라인(103) 사이에 등화기(302)가 연결될 것이다. 유사하게 스위치(306A,306D)를 개방하고,스위치(306B,306D)를 닫으면 입력 라인(101)과 출력 라인(103) 사이에 등화기(304)가 연결될 것이다.
제4도는 본 발명의 광역 등화기의 제2실시예(400)를 도시한다. 등화기 회로(400)는 등화기(402), 보상 회로(compensation circuit)(404), 및 스위치(406)를 포함한다. 스위치(406)는 라인 조건 탐지 회로(200)에 의해 제어된다. 스위치(406)가 라인 조건 검출기(200)로부터의 라인 조건 표시에 응답하여 개방되는 경우, 보상회로(404)는 등화기(402)와 직렬로 접속된다. 예를 들면, 보상회로(404)는 극/영점 쌍(pole/zero pair)을 부가함으로써 등화기(402)의 등화 범위를 변경시킨다. 스위치(406)를 닫으면 등화 회로로부터 극/영점 쌍이 제거될 것이다.
제5도는 등화기(400)에 대한 바람직한 구현을 도시한다. 등화기(400)는 다수의 증폭기 단을 포함한다. 제1증폭기 단은(502)로 도시된다. 기타 증폭기 단은(504)로 도시된다. 증폭기 단(502)은 증폭기 U1, 저항 R1, R2, R3및 보상 커패시터 C2를 포함한다. 보상회로(404)는 단일 커패시터 C1으로 구현된다. 커패시터 C1은 긴 입력 라인에서는 스위치 인(switched in)되고, 짧은 입력 라인에서는 스위치 아웃(switched out)된다. 커패시터 C1이 스위치 아웃 되면, 증폭기단(502)이 아래의 전달 함수(transfer function), 즉
를 갖는다.
이것은 저역 통과 필터(low pass filter)이다. C2를 적절히 선택함으로써, 전달 함수는 관심있는 주파수 대역에서 실질적으로 균일(flat)하게 될 수 있다.
C1이 회로로 스위치되면, 전달 함수는
과 같이 수정되며, 여기서, 전달 함수는
이다.
주목해야 할 것은 영점을 갖는 2차 응답을 포함한다는 것이다. 적당한 C1값을 선택함으로써, 영점은 증폭기의 통과 대역(pass band)내에 위치되어 주파수 응답시 부스트(BOOST)를 발생한다. 이것은 보다 긴 입력 라인으로부터의 고주파수 감쇠를 보상하는데 용이할 것이다. 동시에, 2차 분모항은 (관심 주파수 대역밖) 고주파수의 급속한 롤오프(roll-off)가 존재한다는 것을 보증한다. 이 사실은 고주파수 노이즈를 제거하는데 도움이 된다.
본 발명은 특히 여러개의 바람직한 실시예를 참조하여 도시되고 기술되었지만, 첨부된 특허청구범위에 정의된 바와 같이 본 발명의 사상 및 범주를 벗어남이 없이 형태 및 설명에 있어서 각종 변경이 이루어질 수 있다는 것은 당업자에게 자명할 것이다.

Claims (9)

  1. 전기통신 시스템(a telecommunication system)에서 사용되고 단일 집적회로 칩(a single integrated circuit chip)상에 제조되는 디지털 베이스밴드 라인 등화기(a digital baseband line equalizer)에 접속된 입력 라인의 길이를 검출하는 장치에 있어서, 상기 장치는 : 고정 임피던스(a fixed impedance)를 나타내는 제1전기적 소자와 : 상기 라인 등화기의 이득 제어 전압의 함수로서 변하는 가변 임피던스(variable impedance)를 나타내는 제2전기적 소자와 : 상기 제1전기적 소자의 상기 고정 임피던스와 상기 제2전기적 소자의 상기 가변 임피던스간의 비의 함수로서 상기 입력라인의 길이를 나타내는 출력 전압을 발생하도록 구성된 증폭기 회로를 포함하되, 상기 제1 및 제2전기적 소자와 상기 증폭기 회로는 상기 라인 등화기와 동일한 집적회로 칩상에 제조되는 입력 라인 검출 장치.
  2. 제1항에 있어서, 상기 증폭 회로로부터의 상기 출력 전압을 적어도 하나의 기준 전압과 비교하여 상기 비교의 함수로서 라인 길이 표시 신호(a line length indicating signal)를 발생하는 비교기 수단을 더 포함하는 입력라인 길이 검출 장치.
  3. 전기통신 시스템에서 입력 신호를 등화하여 등화된 출력 신호를 발생하는 장치에 있어서, 제1범위(a first range)내에서 감소된 길이(a length falling)를 갖는 입력 라인과 함께 사용하기 위해 구성된 등화 특성을 갖는 상기 입력 신호를 등화하는 제1등화기 수단과 ; 제2범위(a first range)내에서 감소된 길이를 갖는 입력라인과 함께 사용하기 위해 구성된 등화 특성을 갖는, 상기 입력 신호를 등화하는 제2등화기 수단과 ; 상기 입력 라인의 라인 조건의 표시를 검출하고 제공하는 검출기 수단과 ; 상기 검출기 수단으로부터의 상기 라인 조건 표시 함수로서 상기 제1등화기 및 상기 제2등화기중 하나를 상기 입력 라인과 선택적으로 결합시키는 스위치 수단을 포함하는 입력 신호 등화 및 등화된 출력 신호 발생 장치.
  4. 제3항에 있어서, 상기 등화된 출력 신호를 감시하여, 상기 제1등화기 및 상기 제2등화기 각각의 상기 등화 특성을 제어하는 이득 제어 신호를 발생하는 자동 이득 제어 수단을 더 포함하는 입력 신호 등화 및 등화된 출력 신호 발생 장치.
  5. 제4항에 있어서, 상기 검출 수단은 ; 고정 임피던스를 나타내는 제1전기적 소자와 ; 상기 이득 제어 신호의 함수로서 변하는 가변 임피던스를 나타내는 제2전기적 소자와 ; 상기 제1전기적 소자의 상기 고정 임피던스와 상기 제2전기적 소자의 상기 가변 임피던스간의 비의 함수로서 상기 라인 조건을 나타내는 출력 신호를 발생하도록 구성된 증폭기 회로를 더 포함하는 입력 신호 등화 및 등화된 출력 신호 발생 장치.
  6. 전기통신 시스템에서 입력 신호를 등화하는 장치에 있어서, 등화가 접속되는 입력 라인의 라인 조건의 표시를 제공하는 검출기 수단과 ; 등화된 출력 신호를 발생하기 위해 상기 입력 신호를 등화하는 증폭기 수단과 ; 상기 검출기 수단으로부터의 상기 라인 조건 표시에 응답하여, 상기 라인 조건 표시 함수로서 상기 증폭기 수단의 등화범위를 스위칭하는 스위칭 수단을 포함하는 입력 신호 등화 장치.
  7. 제6항에 있어서, 상기 등화된 출력 신호를 감시하여 증폭기 수단의 등화 특성을 제어하는 이득 제어 신호를 발생하는 자동 이득 제어 수단을 더 포함하는 입력 신호 등화 장치.
  8. 제7항에 있어서, 상기 검출기 수단은 ; 고정 임피던스를 나타내는 제1전기적 소자와 ; 상기 이득 제어 신호의 함수로서 변하는 가변 임피던스를 나타내는 제2전기적 소자와 ; 상기 제1전기적 소자의 상기 고정 임피던스와 상기 제2전기적 소자의 상기 가변 임피던스간의 비의 함수로서 상기 라인 조건을 나타내는 출력 신호를 발생하도록 구성된 증폭기 회로를 포함하는 입력 신호 등화 장치.
  9. 제8항에 있어서, 상기 검출기 수단은 ; 상기 증폭기 회로로부터의 상기 출력 전압을 적어도 하나의 기준 전압과 비교하여 상기 비교의 함수로서 상기 스위치 수단을 제어하는 라인 길이 표시 신호를 발생하는 비교기 수단을 더 포함하는 입력 신호 등화 장치.
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