KR100189711B1 - 차동증폭기 - Google Patents

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KR100189711B1
KR100189711B1 KR1019960004814A KR19960004814A KR100189711B1 KR 100189711 B1 KR100189711 B1 KR 100189711B1 KR 1019960004814 A KR1019960004814 A KR 1019960004814A KR 19960004814 A KR19960004814 A KR 19960004814A KR 100189711 B1 KR100189711 B1 KR 100189711B1
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데쓰로 오모리
요시로 다테
다카시 고이즈미
요시오 이마무라
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모리시따요오이 찌
마츠시타덴키산교가부시키가이샤
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Abstract

전력소모가 감소된 상태에서의 높은 처리능력을 갖는 차동증폭기가 차동회로(1)와 출력회로(2)와 일정전류 공급원 트랜지스터(21)와 구동 트랜지스터(3)와 스위칭회로(4)를 포함하고 있다. 상기 차동회로(1)내 비반전 입력단자 및 입력단자에 각각 인가되는 전압간 차에 대한 차동전압(Vx)이 상기 스위칭회로(4)에 인가된다. 스위칭회로(4)는 상기 구동 트랜지스터(3)에 구동신호를 공급하여, 상기 차동전압(Vx)이 기설정된 임계전압(VT)보다 작을 경우 구동 트랜지스터(3)를 작동시키고, 차동전압(VX)이 상기 기설정된 임계전압보다 클 경우 구동 트랜지스터(3)를 작동 졍지시킨다.

Description

차동증폭기
본 발명은, TFT-매트릭스 칼라 LCD 패널(pannel)을 구동하여 디지털 칼라 영상신호를 아날로그 칼라 전압신호로 변환하기 위한 액정(LC) 드라이버(driver)에 설치된 용량성 디지털/아날로그(D/A) 변환기용 차동증폭기(differential amp1i-fier)에 관한 것이다. 이 형태의 차동증폭기를 집적하는 경우, 상기 TFT-매트릭스 칼라 LCD 패널 칼럼들(columns)에 따라, 다수의 장치들(devices)이 단일 트랜지스터상에 줄지어 배열된다.
선행기술에 따른 차동증폭기는 도 12에 나타낸 바와 같이, 차동회로(1) 및 출력회로(2)를 포함하여 구성된다. 상기 차동회로(1)는 p-채널 MOS 트랜지스터(11)의 소오스(source)를 전원(VDD)과 접속하고, 해당 p-채널 MOS 트랜지스터(11)의 게이트(gate)에 일정 바이어스전압(bias Voltage)(Vbias)을 공급함으로써, p-채널 MOS트랜지스터(11)로 하여금 일정전류 공급원으로서의 역할을 하게 한다.
상기 p-채널 MOS 트랜지스터(11)의 드레인(drain)에는 서로 다른 2개 p-채널 MOS 트랜지스터(12,13)의 양쪽 소오스가 공통으로 접속되어 있다. n-채널 MOS 트랜지스터(14)의 드레인이 상기 일측 p-채널 MOS 트랜지스터(12)의 드레인에 접속된 한편, 또 다른 n-채널 MOS 트랜지스터(15)의 드레인은 타측 p-채널 MOS 트랜지스터(13)의 드레인에 접속되어 있다.
상기 n-채널 MOS 트랜지스터(14,15)의 소오스는 공통 접지되고, 또한, 이들n-채널 MOS 트랜지스터(14,15)의 게이트는 상기 p-채널 MOS 트랜지스터(13)의 드레인, 즉, n-채널 MOS 트랜지스터(15)의 드레인과 공통으로 접속되어 있다.
출력회로(2)는 하나의 p-채널 MOS 트랜지스터인 상기 일정전류 공급원 트랜지스터(21)측 소오스를 전력 공급원(VDD)에 접속함으로써, 해당 일정전류 공급원 트랜지스터(21)의 게이트에 일정 바이어스전압(Vbias)을 공급하게 된다. n-채널 MOS 트랜지스터인 제어 트랜지스터(22)에 있어서의 드레인은 상기 일정전류 공급원 트랜지스터(21)의 드레인에 접속되고, 소오스는 접지되며, 또한, 그 게이트는 상기 차동회로(1)의 출력단자인 상기 p-채널 MOS 트랜지스터(12)측 드레인에 접속되어 있다.
상기 p-채널 MOS 트랜지스터(12)의 게이트측에는 비반전 입력단자(16)가 또한 배치되고, 상기 또다른 p-채널 MOS 트랜지스터(13)의 게이트측에는 반전 입력단자(17)가 배치되며, 아울러, 상기 일정전류 공급원 트랜지스터(21) 및 제어 트랜지스터(22)간의 접점(즉, 이들의 공통 드레인)측에는 출력단자(23)가 배치되어 있다.
이하, 상기 구성으로 된 차동증폭기의 작동에 관해 설명한다.
차동증폭기의 차동회로(1)는 상기 비반전 입력단자(16)에 인가되는 전압(V+)과 반전 입력단자(17)에 인가되는 전압(V_)간의 전압차를 근거로 출력전압(Vx)을 출력한다. 상기 출력회로(2)내 일정전류 공급원 트랜지스터(21)는 상기 출력단자(23)로 흐르거나, 또는, 통과전류(through current)의 형대로 상기 제어 트랜지스터(22)를 통과하게 되는 일정전류(방전전류)(iA)를 출력한다. 제어 트랜지스터(22)로 흐르는 전류(iB)(인입 전류(pull-in current))는 차동회로(1)의 출력 전압(VX)에 따라 변하며, 상기 일정전류 공급원 트랜지스터(21)를 통과하는 전류(iA)(통과전류)와 상기 출력단자(23)로부터 흘러나오는 전류(i0)의 합이다. 결과적으로, 상기 제어 트랜지스터(22)로 흐르는 전류(iB)를 제어함으로써, 출력단자(23)로부터의 전류(i0)(또는 출력단자(23)로 흐르는 전류(-i0))를 제어할 수 있다.
차동증폭기 작동시, 상기 출력단자(23)에는 용량성 부하(capacitive load)(도시하지 않음)가 접속되고, 해당 출력단자(23)측 전압(Vo)은 상기 반전 입력단자(17)로 바로 공급되거나, 또는, 피드백 캐패시턴스(capacitance)를 통해 피드백(feedback)된다. 상기 용량성 부하내에 누설전류가 없는 경우를 가정하면, 일정전류 공급원 트랜지스터(21)로부터 흘러나오는 전류(iA)의 절대값과 제어 트랜지스터(22)로 흐르는 전류(iB)의 절대값은 동일할 것인 바, 상기 출력단자(23)로부터의 전류(io) 또는 해당 출력단자(23)로 흐르는 전류(-io)가 0일 경우, 이들은 안정을 이루게 될 것이다. 이러한 상태를 이하에서는 안정상태(steady atate)라 한다.
상기 차동회로(1)측 출력전압(VX)은 상기 비반전 입력단자(16)에 인가되는 전압(V+)과 상기 반전 입력단자(17)에 인가되는 전압(V_)이 변할 때마다, 역시 변동한다. 이는 상기 제어 트랜지스터(22)로 흐르는 전류(iB)를 변화시키게 되는 바, 상기 일정전류 공급원 트랜지스터(21)로부터의 전류(iA) 전부 또는 일부를 상기 출력단자(23)로 공급하여 이에 연결된 상기 용량성 부하를 충전시킴에 따라, 출력단자(23)측 전압(VO)은 증가하기도 하고, 또는, 출력단자(23)로부터의 전류를 상기 제어 트랜지스터(22)를 지나도록 하여 상기 용량성 부하를 방전시킴에 따라, 해당 출력 단자(23)측 전압(V0)이 낮아지기도 한다. 전압(V0)의 증가 또는 감소의 결과로서 상기 차동회로(1)측 출력전압(VX)이 초기상태(안정상태)의 전압으로 되돌아왔을 때, 하나의 안정상태가 재차 성립하는 것이다.
상기 차동회로(1)측 출력전압(VX)과 상기 출력회로(2)로 흐르는 전류(iA, iB)의 상관관계는 도 13에 나타낸다. 전류(iB)는 상기 차동회로 출력전압(VX)이 증가함에 따라 증가하며, 상기 출력단자(23)로부터의 전류를 일정전류 공급원 트랜지스터(21) 및 제어 트랜지스터(22)간 접점으로 흐르게 하는 인입전류가 된다. 도 13상전류(iB)의 범위는 따라서 양극성(positive polarity) 영역이다·
전류(iA)는 상기 차동회로 출력전압(VX)에 관계없이 일정하고, 상기 일정전류 공급원 트랜지스터(21) 및 제어 트랜지스터(22)간 공통접점으로부터 출력단자( 23)로 흐르는 방전전류가 된다. 상기 전류(iA)는 따라서, 도 13상에서는 음극성(negative polarity) 영역내에 나타낸다.
차동회로(1)측 출력전압(VX)이 낮을 경우, 전류(iB)는 0 또는 바로 공칭전류(nominal current) 정도인 관계로 전류(iA)는 전류(iB)보다 크다. 즉, 이들 두 전류(iA, iB)간 차동전류(difference current)가 상기 일정전류 공급원 트랜지스터(21) 및 제어 트랜지스터(22)간 공통접접으로부터 상기 출력단자(23)로 흐르며, 그에 따라, 출력단자(23)에 연결된 상기 용량성 부하를 충전시킴으로써 해당 출력단자(23)측 전압을 상승시키게 된다.
상기 차동회로(1)의 전압(VX)이 높을 경우에는, 큰 전류(iB)가 흐르는 관계로 이때의 전류(iB)는 전류(iA)를 능가하게 된다. 즉, 전류(iA, iB)간 차동전류가 상기 출력단자(23)로부터의 전류를 상기 일정전류 공급원 트랜지스터(21) 및 제어 트랜지스터(22)간 공통접접으로 흐르게 하며, 그에 따라, 출력단자(23)에 연결된 상기용량성 부하를 방전시킴으로써 해당 출력단자(23)측 전압을 낮추게 된다.
상기 차동증폭기는 따라서 작동중 부(-)의 피드백이 작용하여 두 전류(iA, iB)의 절대값이 같아지는 지점(안정점)에서 안정된다·
상기 출력단자(23)가 반전 입력단자(17)에 연결되고, 해당 출력단자(23)의 출력전압(V0)이 바로 반전 입력단자(17)로 피드백되는(V-=V0) 경우의 작동에 관한 도 14의 타이밍도(timing chart)를 참조하여 도 12상 차동증폭기의 작동을 상세히 설명한다.
도 14(a)에 나타낸 바와 같이, 상기 비반전 입력단자(16)측 전압(V+)은 사각파 형태로 변하는 것으로 한다(VA→VB→VA(여기서, VAVB)). 전압(V+)이 감소하면(VA→VB), 차동회로 출력전압(VX1)은 도 14(c)에 나타낸 바와 같이, 전류(iA, iB)의 절대값이 같아지는 안정점에서의 출력전압(VX0)으로부터 출력전압(VX1)으로 급격히 상승한다. 결과적으로, 상기 제어 트랜지스터(22)의 전류(iB)는 도 14d와 같이 상기 용량성 부하를 신속히 방전시키는 동시에 상기 출력전압(V0)을 도 14b에서와 같이 전압(V1)으로부터 전압(V2)로 감소시키면서, 상기 안정점에서의 전류(iB0)로부터 전류(iB1)으로 급격히 상승하게 된다. 출력전압(V0)이 전압(V2)으로 접근함에 따라, 출력전압(VX)이 강하하고 전류(iB)가 감소하고 전압(V0)은 전압(V2)이 되며, 전류(iB)는 전류(iB0)가 되어 상기 안정상태가 복원된다.
전압(V+)이 도 14a에서와 같이, 상승할 경우(VB→VA), 도 14c와 같이 차동회로 출력전압(VX)은 전류(iA) 및 전류(iB)의 절대값이 같아지는 상기 안정점 출력전압(VX0)으로부터 0으로 급격히 강하한다. 결국, 제어 트랜지스터(22)측 전류(iB)는 상기 일정전류 공급원 트랜지스터(21)측 전류(iA)로 상기 용량성 부하를 점차 충전시키면서 안정점 전류(iB0)로부터 0으로 감소한다. 이로써, 출력전압(V0)은 도 14b에 나타낸 바와 같이, 전압(V2)으로부터 전압(V1)으로 점차 상승하게 된다. 상기 출력전압(V0)이 거의 전압(V1)으로 되고, 또한, 전류(iB)가 전류(iB0)로 되었을 때, 상기 안정상태가 다시 복원된다.
상기 출력단자 전압(V0)이 급격히 강하하고 서서히 상승하는 것은 상기 제어 트랜지스터(22)의 전류용량이 크고, 상기 일정전류 공급원 트랜지스터(21)의 전류(iA)가 낮은 상태를 유지하며, 또한, 안정상태하의 상기 일정전류 공급원 트랜지스터(21) 및 제어 트랜지스터(22)를 지나 흐르는 상기 통과전류 역시 전력소모를 최소화하기 위하여 낮게 유지하고 있기 때문이다.
통상의 차동증폭기에 있어 그 전력소모를 최소화하면서도 상기 제어 트랜지스터(22)내 높은 전류용량을 확보하기 위해서는 안정상태하의 상기 일정전류 공급원 트랜지스터(21) 및 제어 트랜지스터(22)를 거쳐 흐르는 상기 통과전류를 감소, 즉, 일정전류 공급원 트랜지스터(21)측 전류(iA)를 낮춘다. 결과적으로, 상기 출력단자(23)측 출력전압(Vo)은 비교적 급격히 강하하지만, 상기 일정전류 공급원 트랜지스터(21)측 전류(iA)가 적고, 그 결과, 처리속도(throughput rate)가 늦기 때문에 신속히 상승할 수는 없다.
높은 처리속도를 얻는 것이 목적이라면 그러나, 상기 일정전류 공급원 트랜지스터(21)내에 있어 높은 전류(iA)를 필요로 한다. 이는 상기 안정상태하의 일정전류 공급원 트랜지스터(21) 및 제어 트랜지스터(22)를 통과하는 상기 통과전류를 높여 전력소모를 증대시키게 된다.
따라서, 본 발명의 목적은 낮은 전력소모하에서의 높은 처리속도를 충촉시키는 차동증폭기를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 차동증폭기는 상기 비반전 입력단자에 인가되는 전압과 반전 입력단자에 인가되는 전압간 차동전압을 출력하기 위한 비반전 및 반전 입력단자를 포함하는 차동회로와; 일정전류를 공급하기 위한 일정전류 공급원 트랜지스터, 상기 차동전압에 의한 제어를 받는 제어 트랜지스터, 및 이들 양자간 접점을 포함하는 출력회로와; 상기 접점으로의 전류 공급을 위해 해당 접점에 접속된 구동 트랜지스터와; 상기 차동전압이 기설정된 임계전압 이하 (또는, 다른 실시예의 경우, 이상)일 때는 상기 구동 트랜지스터를 작동가능 상태로 하는 한편, 차동전압이 일정 임계전압 이상(또는 다른 실시예의 경우, ''이하'')일 때는 구동 트랜지스터를 작동정지 상태로 하는 구동신호를 해당 구동 트랜지스터로 공급하기 위한 스위칭회로를 포함하여 구성된다.
본 발명에 따르면, 상기 구동 트랜지스터에는 상기 출력회로의 일정전류 공급원 트랜지스터와, 상기 차동회로측 출력전압이 입력되는 스위칭회로가 직렬로 접속되어 있고, 아울러 전류는 상기 차동회로 출력전압이 충분히 낮을 때만 구동 트랜지스터로 공급된다. 즉, 상기 제어 트랜지스터로는 전류가 흐르지 않거나 미소량만 흐르게 된다. 따라서, 상기 구동 트랜지스터로부터 상기 출력단자로 총분량의 전류를 공급하여 해당 출력단자측 전압상승을 가속화함으로써, 상기 일정전류 공급원 트랜지스터로의 전류가 비록 낮게 설정됨에 따라 안정상태하의 일정전류 공급원 트랜지스터 및 제어 트랜지스터로 흐르는 통과전류가 감소하는 경우라도, 상기 구동 트랜지스터를 안정상태하에서 차단할 수 있다.
도 1은 본 발명 제1실시예의 차동증폭기 회로도.
도 2는 상기 도 1상의 차동증폭기에 있어 차동회로측 출력전압 및 출력전류의 상호관계를 나타낸 그래프.
도 3a,3b,3c,3d,3e,3f 및 3g는 상기 도 1상 차동증폭기의 작동을 설명하기 위한 파형도.
도 4는 본 발명 제2실시예의 차동증폭기 회로도.
도 5는 상기 도 4상의 버퍼회로(buffer circuit) 회로도.
도 6은 본 발명 제3실시예의 차동증폭기 회로도.
도 7은 본 발명 제4실시예의 차동증폭기 회로도.
도 8은 본 발명 제5실시예의 차동증폭기 회로도.
도 9는 본 발명 제6실시예의 차동증폭기 회로도.
도 10은 본 발명 제7실시예의 차동증폭기 회로도.
도 11은 본 발명 제8실시예의 차동증폭기 회로도.
도 12는 종래기술에 따른 차동증폭기의 회로도.
도 13은 상기 도 12상의 차동증폭기에 있어 차동회로측 출력전압 및 출력전류의 상호관계를 나타낸 도면.
도 14a,14b,14c 및 14d는 상기 도 12상 차동증폭기의 작동을 설명하기 위한 파형도.
* 도면의 주요부분에 대한 부호의 설명
1,1' : 차동회로 2,2' : 출력회로
3,3' : 구동트랜지스터 4,4' : 스위칭회로
11 : 제 1 p-채널 M0S 트랜지스터 11' : 제 1 n-채널 M0S 트랜지스터
12 : 제 2 p-채널 MOS 트랜지스터 12' : 제 2 n-채널 MOS 트랜지스터
13 : 제 3 p-채널 MOS 트랜지스터 13' : 제 3 n-채널 MOS 트랜지스터
14 : 제 1 n-채널 MOS 트랜지스터 14' : 제 1 p-채널 MOS 트랜지스터
15 : 제 2 n-채널 MOS 트랜지스터 15' : 제 2 p-채널 MOS 트랜지스터
16,16' : 비반전 입력단자 17,17' : 반전 입력단자
41,42,41' ,42' : 제 1 인버터회로 43,44,43' ,44' : 제 2 인버터회로
53 : 제 4 n-채널 M0S 트랜지스터 62 : 제 8 p-채널 MOS 트랜지스터
63 : 제 6 n-채널 MOS 트랜지스터
이하, 본 발명의 바람직한 실시예를 첨부 도면을 참조로 상세히 설명한다.
(실시예 1)
도 1은 본 발명 제1실시예에 따른 차동증폭기의 회로도이다. 도시된 바와 같이 차동증폭기는 차동회로(1), 출력회로(2), 구동 트랜지스터(3) 및 스위칭회로(4)를 포함하여 구성된다. 상기 구동 트랜지스터(3)는 p-채널 MOS 트랜지스터이며, 스위칭회로(4)는 상기 구동 트랜지스터(3)으로의 전류공급을 제어, 즉, 해당 구동 트랜지스터(3)로 전류를 공급 또는 차단하는 역할을 한다.
상기 차동회로(1)는 p-채널 MOS 트랜지스터(11)의 소오스측에 전원전압(VBD)을 게이트측에는 일정 바이어스전압(Vbias)을 각각 인가하여 해당 p-채널 MOS 트랜지스터(11)로 하여금 일정전류 공급원으로서의 기능을 갖게 하는 도 12상에서의 차동회로(1)와 동일하다.
상기 p-채널 MOS 트랜지스터(11)의 드레인에는 두 개의 p-채널 MOS 트랜지스터(12,13)의 소오스가 공통으로 접속되어 있다. p-채널 MOS 트랜지스터(12)의 드레인에는 n-채널 MOS 트랜지스터(14)측 드레인이 접속되며, 상기 다른 하나의 p-채널 MOS 트랜지스터(13)에는 역시 또다른 n-채널 MOS 트랜지스터(15)측 드레인이 접속되어 있다.
이들 n-채널 MOS 트랜지스터(14,15)의 양측 소오스는 공통 접지되며, 그들의 게이트는 상기 p-채널 MOS 트랜지스터(13)의 드레인, 즉, 상기 n-채널 MOS 트랜지스터(15)의 드레인에 공통 접속되어 있다.
상기 출력회로(2)는 도 12의 경우와 유사하다. p-채널 MOS 트랜지스터인 상기 일정전류 공급원 트랜지스터(21)의 소오스는 전원(VDD)과 접속되고, 그 게이트에는 일정 바이어스전압(Vbias)이 인가된다. n-채널 M0S 트랜지스터인 상기 제어 트랜지스터(22)의 드레인은 상기 일정전류 공급원 트랜지스터(22)측 드레인에 접속되고, 소오스는 접지되며, 또한, 그 게이트는 상기 출력회로(1)의 출력단자인 상기 p-채널 MOS 트랜지스터(12)의 드레인에 접속되어 있다.
구동 트랜지스터(3)의 소오스는 상기 전원(VDD)에 접속되며, 그 드레인은 상기 일정전류 공급원 트랜지스터(p-채널 MOS 트랜지스터)(21) 및 제어 트랜지스터(n-채널 MOS 트랜지스터)(22)간 접점에 접속된다. 즉, 상기 구동 트랜지스터(3)는 일정전류 공급원 트랜지스터(21)와 직렬로 배치되어, 해당 일정전류 공급원 트랜지스터(21)에서와 동일한 방향의 전류가 흐르게 된다.
상기 스위칭회로(4)는 예를 들면, 직렬로 접속된 두 개의 인버터회로(in-verter circuit)를 형성하는 두쌍의 직렬회로롤 포함하여 구성된다. p-채널 MOS 트랜지스터(41) 및 n-채널 MOS 트랜지스터(42)를 포함하는 하나의 직렬회로와 p-채널 MOS 트랜지스터(43) 및 n-채널 MOS 트랜지스터(44)를 포함하는 또 하나의 직렬회로가 그들이다. 특히, 제1단계 인버터를 형성하는 상기 p-채널 MOS 트랜지스터(41)및 n-채널 MOS 트랜지스터(42)는 회로집적 과정중 패턴 설계에 의해 결정되는 낮은 임계압력 설정치를 가지며, 상기 차동회로(1)의 출력전압(VX)이 특정 임계전압 이하 일 때에는, 구동신호를 제공하여 상기 구동 트랜지스터(3)로 전류를 흐르게 하고 출력전압(VX)이 특정 임계전압 이상일 때에는 상기 구동신호 제공을 중단하여 해당 구동 트랜지스터(3)를 차단시키는 역할을 한다. 즉, 상기 스위칭회로(4)는 그에 인가되는 상기 출력전압(VX)이 기설정된 임계전압(VT)(도3f)보다 낮으면 저레벨(low level) 신호를 발생시키고, 해당 출력전압(VX)이 임계전압(VT)보다 높으면 고레벨 (high level) 신호를 발생시킨다.
상기 p-채널 MOS 트랜지스터(12)의 게이트측에는 비반전 입력단자(16)가 배치되며, 또다른 p-채널 MOS 트랜지스터(13)의 게이트측에는 반전 입력단자(17)가배치되어 있다. 일정전류 공급원 트랜지스터(21) 및 제어 트랜지스터(22)간 접점(J)(공통 드레인점)에는 출력단자(23)가 접속된다. 접점(J)은 또한, 피드백회로(18)를 거쳐 상기 반전 입력단자(17)에 접속된다. 해당 피드백회로(18)는 간단한 짧은 회로, CR회로, 또는 기타 형태의 피드백회로일 수도 있다. 상기 출력단자(23)는 저항(R)을 거쳐 용량성 부하(C)에 접속된다.
상기 구조를 갖는 차동증폭기의 작동을 설명하면 다음과 같다.
본 차동증폭기의 차동회로(1)는 상기 비반전 입력단자(16)에 인가된 전압(V+)(도 3a)과 반전 입력단자(17)에 인가된 전압(V-)(도 3b)간 차동전압에 근거하여 전압(VX)을 출력한다. 상기 출력회로(2)상의 일정전류 공급원 트랜지스터(21)는 일정전류(방전전류)(iA)를 출력하는 바, 이 전류는, 상기 출력단자(23)로 흐르거나, 또는 통과전류로서 상기 제어 트랜지스터(22)를 통과하게 된다.
상기 제어 트랜지스터(22)로 흐르는 전류(iB)(인입전류)(도 3e)는 상기 차동회로(1)측 출력전압(VX)에 따라 변하며, 상기 일정전류 공급원 트랜지스터(21)를 통과하는 전류(iA)(통과전류)와 상기 출력단자(23)로부터의 전류(i0)의 합이다. 결국, 상기 제어 트랜지스터(22)로 흐르는 전류(iB)를 제어함으로써, 출력단자(23)로부터의 전류(i0)(또는 해당 출력단자(23)로 흐르는 전류(-i0))를 제어할 수 있다.
차동회로(1)의 출력전압(VX)이 충분히 낮아 임계전압(VT)(도 3f 또는 3c에서의 t3점) 이하로 되고, 전류(iB)가 전류(iA)보다 작을 경우, 상기 스위칭회로(4)는상기 구동 트랜지스터(3)로 저레벨 구동신호를 보낸다. 이로써, 시간(t3)에 있어서 트랜지스터(3)는 전류(iC)(도3d 또는 3g)로 하여금 해당 구동 트랜지스터(3)를 통과하여 상기 출력단자(23)로 흐르게 한다. 즉, 전류(iA)에 추가된 전류(iC)는 출력단자(23)에 접속된 상기 용량성 부하(C)를 충전시키는 데 사용된다. 결과적으로, 용량성 부하의 충전은 도 12의 경우, 즉, 전류(iA)만이 출력단자(23)로 흐르는 경우에 비하여 상기 출력단자(23)측 전압(V0)(도3b)의 급격한 상승을 초래하게 된다. 상기 용량성 부하(C)내에 층전된 전압은 상기 피드백회로(18)를 거쳐 단자(17)에 인가된다.
상기 전압(V0)(V-)이 증가하여 전압(V+, V-)간 차이, 즉, 차동전압(VX)이 커지면, 상기 제어 트랜지스터(22)측 전류(iB)가 흐르기 시작한다. 아울러, 상기 전압(VX)이 임계전압(VT)(도 3f 또는 3c에서의 t4점)보다 커지게 되면, 상기 스위칭회로(4)는 고f레벨 구동신호(drive signal)를 상기 구동 트랜지스터(3)로 보낸다. 즉,시간(t4)에 있어서, 트랜지스터(3)는 전류(iC)(도 3d 또는 3g)를 차단하여 해당 구동 트랜지스터(3)로부터 상기 제어 트랜지스터(22)로 통과전류가 흐르지 못하도록 한다.
차동증폭기 작동시, 상기 용량성 부하(C)는 상기 출력단자(23)에 접속되고 해당 출력단자(23)측 전압(V0)은 바로 또는 상기 피드백회로(18)를 거쳐 상기 반전 입력단자(17)로 피드백된다. 상기 용량성 부하(C)내에 누설전류가 없다고 가정하면, 상기 일정전류 공급원 트랜지스터(21)로부터 흐르는 전류(iA)와 상기 제어 트랜지스터(22)로 흐르는 전류(iB)의 절대값은 동일하게 되어, 출력단자(23)로부터의 전류(i0) 또는 해당 출력단자(23)를 향한 전류(-i0)가 0인 상기 안정상태(도 2상의 안정점)가 될 것이다.
상기 차동회로(1)의 출력전압(VX)은 상기 비반전 입력단자(16)로 인가되는 전압(V+)과 상기 반전 입력단자(17)에 인가되는 전압(V-)이 변할 때마다 역시 변동되어 상기 제어 트랜지스터(22)로 흐르는 전류(iB), 및 상기 스위칭회로(4)로부터 구동 트랜지스터(3)로 흐르는 전류(iC)를 변화시킨다.
이처럼, 전류(iB, iC) 레벨을 제어하여 상기 구동 트랜지스터(3)로부터의 전류(iC) 및 상기 일정전류 공급원 트랜지스터(21)로부터의 전류(iA)의 전부 또는 일부를 출력단자(23)로 공급함으로써, 해당 출력단자(23)에 접속된 상기 용량성 부하(C)를 충전시켜 출력단자(23)측 전압(V0)을 상승시킬 수 있는 반면, 상기 제어 트랜지스터(22)를 통해 출력단자(23)로부터 전류를 빼내 상기 용량성 부하(C)를 방전시켜 출력단자(23)측 전압을 강하시킬 수도 있다. 즉, 상기 전압(V0)을 증가 또는 감소시켜 상기 차동회로(1)측 출력전압(Vo)을 초기상태(안정상태) 정도로 되돌림으로써, 안정상태를 복원할 수 있는 것이다.
상기 차동회로(1)측 출력전압(VX), 상기 출력회로(2)로 흐르는 전류(iA, iB), 및 상기 구동 트랜지스터(3)로 흘러드는 전류(iC)의 상호관계는 도 2에 나타낸다. 전류(iB)는, 상기 차동회로 출력전압(VX)이 증가함에 따라 전류(iB)가 증가하여, 상기 출력단자(23)로부터 상기 일정전류 공급원 트랜지스터(21) 및 제어 트랜지스터 (22)간 접점(J)으로 전류를 흐르게 하는 인입전류가 된다·도 2상 전류(iB)의 면적은, 따라서, 양극성 영역내에 있다.
전류(iA)는 상기 차동회로 출력전압(VX)과 관계없이 일정하며, 일정전류 공급원 트랜지스터(21) 및 제어 트랜지스터(22)간 접점(J)으로부터 상기 출력단자(23)로 흐르는 방전전류가 된다. 즉, 전류(iA)는 도 2상의 음극성 영역에 있게 된다·
전류(iC)는 상기 차동회로(1)측 출력전압(VX)이 상기 스위칭회로(4)의 임계전압(VT) 이하인 영역내에서만 흐르는 바, 상기 출력단자(23)로 흐르는 방전전압인 동시에 도 2상으로는 음극성 영역에 나타난다.
상기 임계전압(VT)은 전류(iB)가 상기 제어 트랜지스터(22)로 흘러 구동 트랜지스터(3)로부터 상기 제어 트랜지스터(22)로의 통과전류 흐름을 억제하기 시작할때, 즉, 상기 제어 트랜지스터(22)측 전류(iB) 및 구동 트랜지스터(3)측 전류(iC)(출력단자(23)에 대해 반대방향으로 흐름)의 동시흐름을 차단하여 전력소모를 역제하기 시작하는 시점에 상기 차동회로(1)측 출력전압(VX)보다 낮게 설정된다. 상기 제어 트랜지스터(22)로 흐르는 전류(iA) 및 상기 일정전류 공급원 트랜지스터(21)로부터 흐르는 전류(iA)의 절대값이 같아질 때, 임계전압(VT)이 상기 차동회로(1)측 출력전압(VX)보다 낮게 설정되어 있을 경우, 상기 안정상태 통과전류는 선행기술의 경우에서와 같다.
차동회로(1)측 상기 출력전압(VX)이 낮을 경우, 전류(iB)는 흐르지 않거나, 또는 극히 저레벨로 흘러 전류(iA)가 전류(iB)보다 크게 되며, 아울러 전류(iC)가 흐른다. 즉, 전류(iA) 및 전류(iB)간 차동전류가 상기 일정전류 공급원 트랜지스터(21) 및 구동 트랜지스터(22)간 접점으로부터 상기 출력단자(23)로 흐르며, 또한, 전류(ic)가 상기 구동 트랜지스터(3)로부터 출력단자(23)로 흐르게 된다. 따라서, 출력단자(23)에 접속된 상기 용량성 부하는 급속히 충전되며, 해당 출력단자(23)측 전압이 급격히 상승하게 된다.
상기 차동회로(1)측 출력전압(VX)이 높을 경우, 전류(iC)는 0이 되며, 전류(iB)는 전류(iA)를 초과하는 고레벨로 흐르게 된다. 즉, 이들 전류(iA) 및 전류(iB)간 차동전류가 상기 출력단자(23)로부터 상기 일정전류 공급원 트랜지스터(21) 및 제어 트랜지스터(22)간 접접으로 흐름에 따라, 해당 출력단자(23)에 접속된 상기용량성 부하(C)를 방전시켜 출력단자 전압을 급속히 떨어뜨리게 된다.
이처럼, 상기 차동증폭기는 작동중 인가된 부의 피드백으로 인해 상기 전류(iA) 및 전류(iB)의 절대값이 같아지는 점(안정점)에서 안정된다.
상기 도 1상에 나타낸 차동증폭기의 작동에 관해서는 도 3a-3g상의 타이밍차트를 참조로 이하에서 상세히 설명한다. 한편, 도 3f 및 도 3g는 도 3c 및 도 3d상의 F 및 G부분을 각각 확대한 것이다. 작동시, 상기 피드백회로(18)는 상기 출력단자(23) 및 반전 입력단자(17) 사이에 직접 접속됨으로써, 출력단자(23)측 출력전압(V0)이 상기 반전 입력단자(17)(V-=V0)에 바로 피드백되는 것으로 가정한다.
도 3a에 나타낸 바와 같이, 상기 비반전 입력단자(16)측 전압(V+)은 사각파 형태로 변하는 것으로 한다(VA→VB→VA)(여기서, VAVB). 전압(V+)이 강하하면(VA→VB), 차동회로 출력전압(VX)은 도 3c에 나타낸 바와 같이 전류(iA) 및 전류(iB)의 절대값이 같아지는 안정점에서의 출력전압인 출력전압(VX0)으로부터 출력전압(VX1)으로 급격히 상승한다· 결과적으로, 구동 트랜지스터(22)측 전류(iB)는 도 3e에 나타낸 바와 같이 상기 안정점 전류(iB0)로부터 전류(iB1)로 급격히 상승하여 상기 용량성 부하를 급속히 방전시킴으로써, 도 3b에서와 같이, 출력전압(V0)을 전압(V1)에서 전압(V2)으로 급격히 떨어뜨리게 된다. 출력전압(V0)이 전압(V2)로 접근함에 따라, 출력전압(VX)은 강하하고, 전류(iB)는 감소하며, 전압(V0)은 전압(V2)으로 되며, 전류(iB)는 전류(iB0)가 되어 안정상태로 진입하게 된다.
전압(V+)이 도 3a에 나타낸 바와 같이, 상승(VB→VA)하는 경우, 차동회로 출력전압(VX)은 도 3c와 같이 전류(iA) 및 전류(iB)의 절대값이 동일한 안정점으로부터 0으로 급격히 하강한다. 결국, 상기 제어 트랜지스터(22)의 전류(iB)는 도 3e에 나타낸 바와 같이, 상기 안정점 전류(iB0)로부터 0으로 감소하며, 상기 일정전류 공급원 트랜지스터(21)측 전류(iA)가 출력단자(23)로 흐르게 되어, 상기 구동 트랜지스터(3)를 통과해 흐르는 전류(iC)는 도 3d에서와 같이, 전류(iC1)로 급속히 상승하게 된다(극성은 비록 도시된 바와 반대일지라도). 즉, 상기 전류(iC1)가 구동 트랜지스터(3)로부터 출력단자(23)로 출력되어 상기 용량성 부하를 급속히 충전시키며, 이로써 상기 출력전압(V0)을 전압(V2)으로부터 전압(V1)으로 급속히 상승시키게 된다. 상기 출력전압(V0)이 사실상 전압(V1)까지 상승할 때, 안정상태는 복원되고, 전류(iC)는 0으로 복귀하며, 또한, 전류(iB) 역시 전류(iB0)로 복귀한다.
앞서 설명한 바의 본 발명 제1실시예에 따른 차동증폭기에 있어서는 상기 출력회로(2)상의 일정전류 공급원 트랜지스터(21)와 직렬연결된 구동 트랜지스터(3)와 상기 차동회로(1)의 출력전압(VX)이 입력되며, 해당 차동회로(1)의 출력전압(VX)이 충분히 낮아 상기 제어 트랜지스터(22)로 전류가 흐르지 않을 때만 상기 구동 트랜지스터(3)로 전류를 공급하는 스위칭회로(4)가 배치되어 있다. 따라서, 비록 상기 일정전류 공급원 트랜지스터(21)로 흐르는 전류가 낮게 설정되고, 상기 안정상태하의 일정전류 공급원 트랜지스터(21) 및 제어 트랜지스터(22)로 흐르는 상기 통과전류가 감소되더라도 상기 구동 랜지스터(3)로부터 출력단자(23)로 층분한 정도의 고레벨 전류를 공급하여 해당 출력단자측의 전압 상승을 가속화하고, 구동 트랜지스터(3)를 안정상태로부터 차단할 수 있다. 결과적으로, 소요 처리능력 확보가 가능한 동시에 전력소모를 줄일 수 있다. 상기 제어 트랜지스터(22)의 전류(iB)와 상기 구동 트랜지스터(3)측 전류(iC)가 또한 동시에 흐르지는 않으므로, 전력소모는 더욱 절감 가능하다.
(실시예 2)
본 발명 제2실시예에 따른 차동증폭기는 도 4에 나타낸다. 이 차동증폭기는 상기 도 1상의 스위칭회로(4)용으로 도 4상의 스위칭회로(5)를 사용한다. 해당 스위칭회로(5)는 도 1에 나타낸 바의 2단계 인버터 대신 버퍼회로(51)를 사용하는 점에서 스위칭회로(4)와 다르다. 상기 차동회로(1)의 출력전압(VX)이 임계전압(VT)보다 낮을 경우, 상기 스위칭회로(5)는 저레벨 구동신호(drive signal)를 구동 트랜지스터(3)로 보내 전류(iC)를 흐르게 하는 반면, 차동회로(1)측 출력전압(VX)이 상기 임계전압(VT)을 초과하는 경우에는 구동 트랜지스터(3)로 고레벨 신호를 보내 해당 트랜지스터(3)를 차단시킨다. 상기 버퍼회로(51)는 앞서 언급한 바와 같이 상기 임계전압(VT) 선단에서 출력상태가 반전되는 한 어떤 구조라도 무방함을 주목할 필요가 있다.
도 5를 참조하여, 상기 버퍼회로(51)의 바람직한 일실시예를 이하에서 설명 한다. 버퍼회로(51)는 예를 들면, 레벨이동회로서 상이한 전원전압을 갖는 두 회로를 접속시키기 위한 전압변환회로이다. 도5에 나타낸 바와 같이, 상기 버퍼회로(51)는 p-채널 MOS 트랜지스터(MP1) 및 n-채널 MOS 트랜지스터(MN1)가 직렬로 접속되고, p-채널 MOS 트랜지스터(MP2) 및 n-채널 MOS 트랜지스터(MN2)가 직렬로 접속되며, p-채널 M0S 트랜지스터(MP3) 및 n-채널 MOS 트랜지스터(MN3)가 각각 직렬로 접속된 상태의 p-채널 MOS 트랜지스터(MP1, MP2, MP3) 세 개와 n-채널 MOS 트랜지스터(MN1, MN2, MN3) 세 개를 포함하여 구성된다.
상기 p-채널 MOS 트랜지스터(MP1) 및 n-채널 MOS 트랜지스터(MN1)의 공통접 점은 p-채널 MOS 트랜지스터(MP2)의 게이트에 접속되어 있다. 상기 p-채널 MOS 트랜지스터(MP2) 및 n-채널 M0S 트랜지스터(MN2)의 공통접점은 p-채널 MOS 트랜지스터(MP1)의 게이트 및 상기 구동 트랜지스터(3)의 게이트에 접속되어 있다. 상기 차동회로(1)의 출력단자는 상기 n-채널 MOS 트랜지스터(MN1)측 게이트와, 상기 p-채널 MOS 트랜지스터(MP3) 및 n-채널 MOS 트랜지스터(MN3)의 공통 게이트에 접속되며, 또한, 상기 p-채널 MOS 트랜지스터(MP3) 및 n-채널 MOS트랜지스터(MN3)의 공통 드레인은 상기 n-채널 MOS 트랜지스터(MN2)측 게이트에 접속되어 있다.
상기 차동회로(1)의 출력전압(VX)이 도 5상에서 '하이(HIGH)'이면, 제1 n-채널 MOS 트랜지스터(MN1)가 '온(on)'이 되고, 제2 n-채널 MOS 트랜지스터(MN2)는 '오프(off)'로 된다. n-채널 MOS 트랜지스터(MN1)가 '온'이면, p-채널 MOS 트랜지스터(MP2)의 게이트 전압은 강하하고, 상기 p-채널 MOS 트랜지스터(MP2)가 '온'이 되며, 또한, p-채널 MOS 트랜지스터(MP1)는 '오프'로 된다. 즉, 높은 게이트 전압이 상기 구동 트랜지스터(3)에 인가된다.
차동회로(1)의 출력전압(VX)이 '로(LOW)'이면, 제1 n-채널 MOS 트랜지스터(MN1)가 '오프'로 되고, 제2 n-채널 MOS 트랜지스터(MN2)는 '온'이 된다. n-채널 M0S 트랜지스터(MN2)가 '온'이면, p-채널 MOS 트랜지스터(MP1)의 게이트 전압은 강하하고, 상기 p-채널 MOS 트랜지스터(MP1)가 '온'이 되며, 또한, p-채널 MOS 트랜지스터(MP2)는 '오프'로 된다. 즉, 낮은 게이트 전압이 상기 구동 트랜지스타(3)에 인가된다.
상기 p-채널 MOS 트랜지스터(MP1-MP3) 및 n-채널 MOS 트랜지스터(MN1-MN3)의크기를 적절히 설정함으로써, 상기 출력전압(VX)을 작게 그리고, 상기 구동 트랜지스터(3)에 인가되는 게이트 전압을 높게 설정할 수 있어서 소요 레벨변환(leve1 conversion)을 이룰 수 있다.
상기 임계압력은 또한, 상기 입력 트랜지스터 크기를 변경함으로써, CMOS인버터내에서 변동 가능하다. 상기 통과전류는 CMOS가 구비된 안정상태하를 흐르는 동안, 레벨 시프터(shifter)와 함께 안정상태하에서 제거되는 바, 이로써, 전력소모를 감소시킬 수 있는 것이다.
따라서, 상기 차동회로(1)측 전원전압을 줄이고, 출력전압(VX)을 낮추며 또한, 상기 구동 트랜지스터(3)측 전원전압을 증대시킴으로써, 차동회로(1)측 전원전압을 감소시켜 전력소모를 낮추는 가운데서도 높은 구동 출력전압을 확보하고 그동적 범위를 증대시킬 수 있다.
상기 제2실시예의 기타 효과는 앞선 제1실시예의 경우와 동일하다.
(실시예 3)
본 발명 제3실시예에 따른 차동증폭기에 관해서는 도 6을 참조로 이하에서 상세히 설명한다. 이 실시예의 차동증폭기에 있어서는 상기 일정전류 공급원 트랜지스터를 상기 인입전류가 흐르게 된다. 보다 구체적으로 설명하면, 이 차동증폭기는 차동회로(1')와 출력회로(2')와 구동 트랜지스터(3')(하나의 n-채널 MOS 트랜지스터)와 상기 구동 트랜지스터(3')로의 전류공급을 제어하기 위한 스위칭회로(4')를 포함하여 구성된다.
상기 차동회로(1')에 있어서는 n-채널 MOS 트랜지스터(11')의 소오스가 접지되고, 일정한 바이어스전압(Vbias')이 상기 n-채널 MOS 트랜지스터(11')의 게이트측에 인가됨으로써, 해당 n-채널 MOS 트랜지스터(11')로 하여금 일졍전류 공급원으로서의 역할을 하도록 되어 있다.
두개의 n-채널 MOS 트랜지스터(12',13')가 상기 n-채널 MOS 트랜지스터(11')의 드레인에 공통으로 접속되어 있다. 상기 n-채널 MOS 트랜지스터(12')의 드레인에는 p-채널 MOS 트랜지스터(14')의 드레인이 접속되며, 또한, 상기 또다른 n-채널 MOS 트랜지스터(13')의 드레인에는 다른 하나의 p-채널 MOS 트랜지스터(15')측 드레인이 접속되어 있다.
상기 p-채널 MOS 트랜지스터(14',15')의 소오스들은 전원전압(VDD)에 공통으로 접속되며, 그들의 게이트는 상기 n-채널 MOS 트랜지스터(13')측 드레인, 즉, 상기 하나의 p-채널 MOS 트랜지스터(15')측 드레인에 공통 접속되어 있다.
출력회로(2')의 경우, 하나의 n-채널 MOS 트랜지스터인 상기 일정전류 공급원 트랜지스터(21')의 소오스는 접지되며, 또한, 일정 바이어스전압(Vbias')이 그 게이트에 인가된다. 하나의 p-채널 MOS 트랜지스터인 상기 제어 트랜지스터(22')의 드레인은 상기 일정전류 공급원 트랜지스터(21')측 드레인에 접속되고, 해당 제어 트랜지스터(22')의 소오스는 상기 전원전압(VDD)에 접속되며, 또한, 그 게이트는, 상기 n-채널 MOS 트랜지스터(12')측 드레인에 접속되며, 상기 차동회로(1')의 출력단자이다.
상기 구동 트랜지스터(3')의 소오스는 접지되고, 그 드레인은 상기 일정전류공급원 트랜지스터(n-채널 MOS 트랜지스터)(21') 및 상기 제어 트랜지스터(p-채널 MOS 트랜지스터)(22')의 접점에 접속되어 있다. 즉, 상기 구동 트랜지스터(3')는 상기 일정전류 공급원 트랜지스터(21')와 직렬로 배치되며, 해당 일정전류 공급원 트랜지스터(21')와 동일방향의 전류가 흐르게 된다.
스위칭회로(4')는 예를 들면,2단계 변환회로를 형성하는 한쌍의 직렬회로를 포함하여 구성되는 바, 하나의 직렬회로는 n-채널 MOS 트랜지스터(41') 및 p-채널M0S 트랜지스터(42')를 포함하며, 다른 하나의 직렬회로는 n-채널 MOS 트랜지스터(43') 및 p-채널 MOS 트랜지스터(44')를 포함한다. 특히,1단계 인버터를 형성하는 상기 n-채널 MOS 트랜지스터(41') 및 p-채널 MOS 트랜지스터(42')는 회로집적 과정중의 패턴설계에 의해 결정되는 높은 임계전압 설정치(전원전압(VDD) 정도)를 가지며, 상기 차동회로(1')측 출력전압(V'X)이 특정 임계전압 이상일 경우 상기 구동 트랜지스터(3')로 구동신호, 즉, 전류를 공급하고, 아울러, 상기 출력전압(VX)이 특정 임계전압보다 낮을 경우에는 상기 구동신호 공급을 중단하여 구동 트랜지스터(3')를 차단하는 역할을 한다.
상기 n-채널 MOS 트랜지스터(12')의 게이트측에는 비반전 출력단자(16')가 배치되고, 또다른 n-채널 MOS 트랜지스터(13')의 게이트측에는 반전 입력단자(17')가 배치되며, 또한, 상기 일정전류 공급원 트랜지스터(21') 및 제어 트랜지스터(22')의 접점(공통 드레인)측에는 출력단자(23')가 배치되어 있다.
전압(V+',V-')은 각각 상기 비반전 입력단자(16') 및 반전 입력단자(17')에 인가되는 전압들이며, 둘다 음수값이다. 전류(i'A)는 일정전류 공급원 트랜지스터(21')로 흐르는 전류, 전류(i'B)는 제어 트랜지스터(22')로부터 흘러나오는 전류, 전류(i'C)는 구동 트랜지스터(3')로 흐르는 전류, 전류(i'0)는 출력단자(23')측 전류이다.
상기 구조를 갖는 제3실시예 차동증폭기의 작동은 이하에서 설명한다.
이 차동증폭기의 차동회로(1')는 상기 비반전 입력단자(16')에 인가되는 전압(V+')과 상기 반전 입력단자(17')에 인가되는 전압(V-') 사이의 차를 근거로 전압(V'X)을 출력한다. 출력회로(2')상의 상기 일정전류 공급원 트랜지스터(21')는 일정 전류(인입전류)(i'A)를 출력하는 바, 이 전류는 상기 출력단자(23')로부터 흐르거나, 또는, 통과전류로서 상기 제어 트랜지스터(22')를 거쳐 흐르게 된다.
제어 트랜지스터(22')로부터 흐르는 상기 전류(i'B)(방전전류)는 차동회로(1')측 출력전압(V'X)에 따라 변하는 한편, 상기 일정전류 공급원 트랜지스터(21')를 통과하는 전류(i'A)(통과전류)와 상기 출력단자(23')로부터 흐르는 전류(i'0)의 합이다. 결과적으로, 상기 제어 트랜지스터(22')로 흐르는 전류(i'B)를 조절함으로써, 상기 출력단자(23')로 흐르는 전류(i'O)(또는, 출력단자(23)로부터 흐르는 전류(-i'0)를 제어할 수 있다.
상기 차동회로(1')의 출력전압(V'X)이 층분히 높고, 전류(i'B)가 전류(i'A) 이하일 경우, 상기 스위칭회로(4')에 의해 제공되는 구동신호는 상기 구동 트랜지스터(3')로 흐르는 전류(i'C)로 하여금 상기 출력단자(23')로 흐르도록 한다. 이는, 전류(i'A)만이 출력단자(23')로 흐르는 경우와 비교할 때, 해당 출력단자(23')에 접속된 상기 용량성 부하를 더욱 빨리 방전시키는 결과를 가져옴으로써, 출력단자(23')측 전압(V'0)을 급속히 감소시키게 된다.
상기 전압(V'0)이 최종(목표)레벨로 접근함에 따라, 상기 차동회로(1')측 출력전압(V'X)은 강하하며, 상기 제어 트랜지스터(22')측 전류(i'B)가 흐르기 시작한다. 이때, 그러나, 상기 스위칭회로(4')는, 구동신호 출력을 중지하여 전류(i'C)를 0으로 강하시킴으로써, 상기 구동 트랜지스터(3') 및 제어 트랜지스터(22')를 거쳐 통과전류가 흐르지 못하도록 한다.
차동증폭기 작동시, 상기 출력단자(23')에는 용량성 부하(도시하지 않음)가 접속되어 있으며, 해당 출력단자측 전압(V'0)은 상기 반전 입력단자(17')로 바로 공급되거나, 또는, 피드백 캐피시턴스를 통해 피드백된다. 상기 용량성 부하내에 누설전류가 없다고 가정하면, 상기 일정전류 공급원 트랜지스터(21')로부터 흐르는 전류(i'A)의 절대값과 상기 제어 트랜지스터(22')로 흐르는 전류(i'B)의 절대값이 같아질 것이며, 출력단자(23')로 흐르는 전류(i'0) 또는 출력단자(23')로부터 흐르는 전류(-i'0)가 0일 경우, 안정상태로 된다.
상기 차동회로(1')측 출력전압(V'X)은 상기 비반전 입력단자(16')에 인가되는 전압(V+') 및 상기 반전 입력단자(17')에 인가되는 전압(V-')이 변할 때마다 역시 변동함으로써, 제어 트랜지스터(22')로 흐르는 전류(i'B)와 상기 스위칭회로(4')로부터 구동 트랜지스터(3')로 흐르는 전류(i'C)를 변화시키게 된다.
이처럼 전류(i'B, i'C)의 레벨을 조절하여 상기 구동 트랜지스터(3')로부터의 전류(i'C)와 상기 일정전류 공급원 트랜지스터(21')로부터의 전류(i'A)중 전부 또는 일부를 출력단자(23')로 공급함으로써, 해당 출력단자(23')에 접속된 상기 용량성부하를 방전시켜 출력단자(23')측 전압(V'0)이 강하되게 할 수 있는 반면, 상기 제어 트랜지스터(22')를 통해 출력단자(23')로부터 전류를 삐냄으로써, 상기 용량성부하를 층전시켜 출력단자(23')측 전압(V'0)을 증가시킬 수도 있다. 안정상태는, 이와 같이, 상기 전압(V'o)을 증대 또는 감소시켜 상기 차동회로(1')측 전압(V'X)을 초기상태(안정상태) 정도로 되돌림으로써 복원된다.
상기 인입 및 방전상태는 상기 차동회로(1')측 출력전압(V'X), 상기 출력회로(2')로 흐르는 전류(i'A, i'B), 및 상기 구동 트랜지스터(3')로 흐르는 전류(i'C)간의 상관관계에 의할 때, 도 2상에서 서로 정반대이다.
상기 제3실시예에 있어서의 임계전압은, 상기 전류(i'B)가 상기 제어 트랜지스터(22')로 흐르기 시작하여, 구동 트랜지스터(3')로부터 상기 제어 트랜지스터(22')로 통과전류가 흐르지 못하도록 즉, 제어 트랜지스터(22')측 전류(i's) 및 구동 트랜지스터(3')측 전류(i'C)(상기 출력단자(23')에 대해 반대방향으로 흐름)가 동시에 흐르지는 않도록 하는 시점에 있어 상기 차동회로(1')측 출력전압(V'X)보다 높게 설정되는 바, 이로써, 전력소모 증대를 막을 수 있다. 상기 임계전압이 차동회로(1')측 출력전압(V'X)보다 낮게 설정되어 있으면, 상기 제어 트랜지스터(22')로 흐르는 전류(i'B) 및 상기 일정전류 공급원 트랜지스터(21')로 흐르는 전류(i'A)의 절대값이 같아질 경우, 상기 안정상태 통과전류는 선행기술의 경우에서와 동일하다.
이 제3실시예의 차동증폭기는 출력단자 전압의 전압강하를 가속화할 수 있다는 점에서 상기 제1실시예의 경우와 상이하지만, 그 효과에 있어서는 동일하다.
도 1 및 도 6에 근거한 또다른 선택적 실시예들은 음의 전원(-VDD) 및 음의 바이어스전압(-Vbias)을 써서, 도시된 바의 채널 형태를 반대로 함으로써 얻을 수 있다. 이 경우, 전류흐름 역시 도 1 및 도 6과 반대이나 기타의 작동은 동일하다.
(실시예 4)
본 발명에 따른 제4실시예의 차동증폭기에 관하여 도7을 참조로 이하에서 설명한다. 이 실시예의 차동증폭기에 있어서는 도 1에 나타낸 스위칭회로(4)상의 1단계 변환기가 p-채널 MOS 트랜지스터(52) 및 n-채널 MOS 트랜지스터(53)을 포함하여 구성된 직렬회로이다. 상기 스위칭회로(4)의 경우, 차동회로(1)측 출력이 상기 n-채널 MOS 트랜지스터(53)의 게이트에만 접속되어, 상기 차동회로(1)의 부하용량을 감소시키는 한편 해당 스위칭회로(4)의 작동속도를 증대시키게 된다. 결과적으로, 상기 출력회로(2)측 출력전압(Vo)을 도 1상의 차동증폭기와 비교하여, 급속히 상승시킬 수 있다.
더욱이, 도 7에 나타낸 바의 상기 p-채널 MOS 트랜지스터(52)가 접지된 게이트를 가지고 저항 역할을 함으로써, 상기 1단계 변환기의 통과전류를 줄여 전력소모를 감소시키게 됨을 주목할 필요가 있다.
그외, 이 차동증폭기는 상기 제1실시예의 경우와 동일한 바, 더 이상의 설명을 생략한다.
(실시예 5)
본 발명에 따른 제5실시예의 차동증폭기에 관하여 도 8을 참조로 이하에서 설명한다. 이 실시예의 차동증폭기에 있어서는 도 6에 나타낸 스위칭회로(4')상의 1단계 변환기가, p-채널 MOS 트랜지스터(57) 및 n-채널 MOS 트랜지스터(56)를 포함하여 구성된 직렬회로이다. 상기 스위칭회로(4')의 경우 역시, 차동회로(1)측 출력이 상기 p-채널 MOS 트랜지스터(57)의 게이트에만 접속되어, 상기 차동회로(1)의 부하용량을 감소시키는 한편 해당 스위칭회로(4')의 작동속도를 증대시킨다. 결과적으로 상기 출력회로(2)측 출력전압(V0)을 도 6상의 차동증폭기와 비교하여, 급속히 하강시킬 수 있다.
그외, 이 차동증폭기는 상기 제3실시예의 경우와 동일한 바, 더 이상의 설명을 생략한다.
(실시예 6)
본 발명에 따른 제6실시예의 차동증폭기에 관하여 도 9를 참조로 이하에서 설명한다. 도 9에 나타낸 스위징회로(4)상의 1단계 변환기에 있어서는 전원(VDD)으로부터 p-채널 MOS 트랜지스터(52)로의 전류통로에 하나의 p-채널 MOS 트랜지스터(62)가 삽입되고, n-채널 MOS 트랜지스터(63)가 n-채널 MOS 트랜지스터(53)와 직렬로 접속되어 있으며, 또한, 상기 p-채널 MOS 트랜지스터(62) 및 n-채널 MOS 트랜지스터(63)의 게이트 전압이 상기 차동회로(1)의 입력전압(V+)에 동기화된(synchro-nized) 제어전압(VC)에 의해 변동된다. 따라서, 상기 n-채널 MOS 트랜지스터(53)로 전류가 공급되는 경우, 상기 p-채널 MOS 트랜지스터(62)를 차단함으로써 전류를 상기 n-채널 MOS 트랜지스터(63)로 공급하거나, 또는, 상기 n-채널 MOS 트랜지스터(53)가 차단된 경우에는 상기 p-채널 MOS 트랜지스터(62)로 전류를 공급함으로써 상기 n-채널 MOS 트랜지스터(63)를 차단할 수 있다.
차동증폭기가 상기와 같이 구성됨에 따라, 상기 p-채널 MOS 트랜지스터(62)를 차단함으로 인해 상기 n-채널 MOS 트랜지스터(53)로 전류가 흐르는 경우, 상기1단계 변환기측 통과전류를 차단할 수 있으며, 아울러, 상기 n-채널 MOS 트랜지스터(63)가 1단계 변환기측 출력전압을 대지전위(ground potentia1)로 고정시켜 2단계 변환기측 통과전류를 억제할 수 있다. 결과적으로, p-채널 MOS 트랜지스터(62) 및 n-채널 MOS 트랜지스터(63)를 구비함으로써, 스위칭회로(4)에 의한 전력소모를 상기 제4실시예의 경우보다 더욱 효과적으로 억제할 수 있다.
도 9에 나타낸 차동증폭기의 작동에 관해서는 도 3상의 타이밍도를 참조로 이하에서 설명한다.
상기 비반전 입력단자(16)의 입력전압(V+)이 강하(VA→VB)하는 경우, 제어신호(VC)는 '하이'에서 '로우'로 변하고, p-채널 MOS 트랜지스터(62)가 '온'이 되며, 또한, n-채널 MOS 트랜지스터(63)는 '오프'로 된다.
상기 입력전압(V+)이 상승(VB→VA)하는 경우, 제어신호(VC)는 '로우'에서 '하이'로 변하고, p-채널 MOS 트랜지스터(62)가 '오프'로 되어 상기 1단계 변환기를 통과전류가 흐르지 못하도록 하며, 또한, n-채널 MOS 트랜지스터(63)는 '온'으로 되어 1단계 변환기의 출력전압을 '로우'의 상태로 고정시킨다. 상기 1단계 변환기측 입력은 따라서, p-채녈 MOS 트랜지스터(43) 및 n-채널 MOS 트랜지스터(44)의 온/오프 상태를 제어, 즉, 하나의 트랜지스터(43 또는 44)만을 켤 수 있어서 상기 통과전류로 인한 전력소모를 줄일 수 있다.
그외, 이 차동증폭기의 기본형상 및 작동은 도 7에 나타낸 상기 제4실시예의 경우와 동일한 바, 더 이상의 설명을 생략한다.
상기 제어전압은 수동제어가 가능하여 상기 차동회로(1)측 입력전압(V+)에 동기화시키지 않을 수도 있다. 상기 스위칭회로(4)를 비작동 상태로 해야 할 경우, 적정 스위치(도시하지 않음)를 수동조작함으로써, 고레벨 제어전압(Vc)을 인가한다. 이 경우, 상기 트랜지스터(63)가 켜지고, 또한, 트랜지스터(43)가 켜진다. 즉, 고레벨 신호가 강제적으로 상기 트랜지스터(3)의 게이트에 인가됨으로써 해당 트랜지스터(3)를 '오프'상태로 유지시킨다.
한편, 상기 제6실시예는 도 7상의 제4실시예에 p-채널 MOS 트랜지스터(62) 및 n-채널 MOS 트랜지스터(63)를 추가한 경우와 동일함을 주목할 필요가 있다. 이 실시예는 따라서, p-채널 MOS 트랜지스터(62) 및 n-채널 MOS 트랜지스터(63)가 추가된 도 1상의 제1실시예 차동증폭기의 한 선택적 실시예로 설명할 수 있는 바, 그효과 또한 앞서 언급한 바와 같다.
(실시예 7)
본 발명에 따른 제7실시예의 차동증폭기에 관해서는 도 10을 참조하여 이하에서 설명한다. 도 10에 나타낸 스위칭회로(4')상의 1단계 변환기에 있어서는 p-채널 MOS 트랜지스터(67)가 p-채널 MOS 트랜지스터(57)와 직렬로 접속되고, n-채널 MOS 트랜지스터(56)로부터 접지에 이르는 전류 통로에 하나의 n-채널 MOS 트랜지스터(66)가 삽입되며, 또한, 상기 p-채널 MOS 트랜지스터(67) 및 n-채널 MOS 트랜지스터(66)의 게이트 전압이 차동회로(1')의 입력전압(V+')에 동기화된 제어전압(/VC)(여기서,/VC는 변환된 제어전압(VC)을 나타냄)에 의해 변동된다. 따라서, 상기 p-채널 MOS 트랜지스터(57)로 전류가 공급되는 경우, 상기 p-채널 M0S 트랜지스터(67)로 전류를 공급함으로써 상기 n-채널 MOS 트랜지스터(66)를 차단하거나, 또는 상기 p-채널 MOS 트랜지스터(57)가 차단된 경우에는 상기 p-채널 MOS 트랜지스터(67)를 차단함으로써 상기 n-채널 MOS 트랜지스터(66)로 전류를 흐르게 할 수 있다.
차동증폭기가 상기와 같이 구성됨에 따라, 상기 n-채널 MOS 트랜지스터(66)를 차단함으로 인해 상기 p-채널 MOS 트랜지스터(57)로 전류가 흐르는 경우, 상기 1단계 변환기측 통과전류를 차단할 수 있으며, 아울러, 상기 p-채널 MOS 트랜지스터(67)가 1단계 변환기측 출력전압을 전원전위(power supply potential)로 고정시켜 2단계 변환기측 통과전류를 억제할 수 있다. 결과적으로 p-채널 MOS 트랜지스터(67) 및 n-채널 MOS 트랜지스터(66)를 구비함으로써, 스위칭회로(4')에 의한 전력소모를 상기 제5실시예의 경우보다 더욱 효과적으로 억제할 수 있다.
그외, 이 차동증폭기의 기본형상 및 작동은 도 8에 나타낸 상기 제5실시예의 경우와 동일한 바, 더 이상의 설명을 생략한다.
한편, 상기 제7실시예는 도 8상의 제5실시예에 p-채널 MOS 트랜지스터(67) 및 n-채널 MOS 트랜지스터(66)를 추가한 경우와 동일함을 주목할 필요가 있다. 이 실시예는 따라서, p-채널 MIOS 트랜지스터(67) 및 n-채널 MOS 트랜지스터(66)가 추가된 도 4상의 제3실시예 차동증폭기의 한 선택적 실시예로 설명할 수 있는 바, 그효과 또한 앞서 언급한 바와 같다.
또한, 상기 제6실시예에서와 같이 상기 제어전압(/VC)은 수동제어가 가능하여 상기 차동회로(1)측 입력전압(V+)에 동기화시키지 않을 수도 있다. 상기 스위칭회로(4)를 비작동 상태로 해야 할 경우, 적정 스위치(도시하지 않음)를 수동조작함으로써, 저레벨 제어전압(/VC)을 인가한다. 이 경우, 상기 트랜지스터(66)가 꺼지고, 트랜지스터(67)는 켜지며, 트랜지스터(43')가 켜진다. 즉, 저레벨 신호가 강제적으로 상기 트랜지스터(3')의 게이트에 인가됨으로써 해당 트랜지스터(3')를 '오프'상태로 유지시킨다.
(실시예 8)
제8실시예의 차동증폭기에 관해서는 도 11을 참조로 이하에서 설명한다. 도11에 나타낸 바와 같이, 이 차동증폭기의 경우, 차동회로(1)내 p-채널 M0S 트랜지스터(11)측 게이트와 출력회로(2)내 일정전류 공급원 트랜지스터(21)에 인가될 일정 바이어스전압(Vbias)을 공급하는 가변 바이어스전압원(71)을 구비하고 있으며, 그 외에는 상기 도 1상의 제1실시예와 동일하다.
따라서, 상기 일정 바이어스전압(Vbias)을 증가 또는 감소시켜 일정전류 공급원(11,21)측 전류를 조절함으로써 전력소모를 줄일 수 있다. 보다 구체적으로 설명하면, 작동시 실시예의 차동증폭기에는 용량성 부하가 접속되어 있는 바, 부하조건이 변동하는 경우라도 최소한의 소요전류 공급을 목적으로 상기 일정 바이어스전압(Vbias)을 증가 또는 감소시킬 수 있어서, 작동속도를 증대시키는 동안에도 낮은 전력소모를 기할 수 있다.
상기 일정 바이어스전압(Vbias)의 증대 또는 감소는 도 1에 나타낸 제1실시예의 차동증폭기뿐 아니라 도 4 내지 도 10상의 어떤 차동증폭기를 통해서도 실현가능한 것임을 주목할 필요가 있다.
본 발명에 따르면, 상기 구동 트랜지스터가 상기 출력회로상의 일정전류 공급원 트랜지스터와 직렬로 배치되고, 상기 차동회로측 출력전압이 입력되는 하나의 스위칭회로를 구비하며, 또한, 상기 차동회로 출력전압이 층분히 낮고 상기 제어 트랜지스터로는 전류가 흐르지 않거나 충분히 저레벨로 흐를 경우에만 상기 구동 트랜지스터로 전류가 흐르게 된다. 따라서, 상기 일정전류 공급원 트랜지스터로 흐르는 전류가 비록 낮게 설정된 경우라도 충분히 고레벨의 전류를 상기 구동 트랜지스터로부터 상기 출력단자로 공급하고 해당 출력단자측 전압상승을 가속화하며, 해당 구동 트랜지스터를 안정상태하에서 차단함으로써, 안정상태하의 상기 일정전류 공급원 트랜지스터 및 제어 트랜지스터로 흐르는 통과전류를 감소시킬 수 있다. 이로써, 높은 처리능력을 얻을 수 있는 동시에 전력소모를 줄일 수 있다.
본 발명에 따른 차동증폭기에 의하면 상기 제어 트랜지스터 및 구동 트랜지스터로 동시에 전류가 흐르는 것을 방지할 수 있어서 전력소모를 더욱 감소시킬 수 있다.
p형 기판을 사용한 반도체회로에 있어 기판 바이어스전압 효과를 제거할 수도 있다.
회로 집적과정중 CMOS 인버터 설계를 이용함으로써, 인버터 임계값을 변화시키는 것 또한 가능하다.
덧붙여, 상기 차동회로 출력전압은 상기 1단계 인버터의 일부를 형성하는 제4 n-채널 MOS 트랜지스터에만 인가되는 관계로 상기 차동회로의 부하용량을 감소시키고, 상기 스위칭회로의 작동속도를 증대시키며 또한, 상기 출력회로로부터의 출력전압 상승을 가속화하게 된다. 상기 제6 p-채널 MOS 트랜지스터 역시 저항 기능을 수행하여, 상기 1단계 인버터의 통과전류를 감소시키고, 아울러, 전력소모를 줄인다.
또한, 상기 제8 p-채널 MOS 트랜지스터를 차단함에 따라 전류가 상기 제4 n-채널 M0S 트랜지스터로 공급되는 경우, 상기 1단계 인버터측 통과전류는 차단되는 한편, 상기 제6 n-채널 MOS 트랜지스터가 상기 1단계 인버터측 출력전압을 대지전위로 고정함으로써, 상기 2단계 인버터측 통과전류를 억제하며, 그 결과, 상기 스위칭회로에 의한 전력소모 역시 억제하게 된다.
본 발명에 따른 차동증폭기의 경우, 상기 구동 트랜지스터가 상기 출력회로상의 일정전류 공급원 트랜지스터와 직렬로 배치되고, 상기 차동회로측 출력전압이 입력되는 하나의 스위칭회로를 구비하며, 또한, 상기 차동회로 출력전압이 층분히 높고, 상기 제어 트랜지스터로는 전류가 흐르지 않거나 충분히 저레벨로 흐를 경우에만 상기 구동 트랜지스터로 전류가 흐르게 된다. 따라서, 상기 일정전류 공급원 트랜지스터로 흐르는 전류가 비록 낮게 설정된 경우라도, 충분히 고레벨의 전류를 상기 구동 트랜지스터로부터 상기 출력단자로 공급하고, 해당 출력단자측 전압상승을 가속화하며, 해당 구동 트랜지스터를 안정상태하에서 차단함으로써, 안정상태하의 상기 일정전류 공급원 트랜지스터 및 제어 트랜지스터로 흐르는 통과전류를 감소시킬 수 있다. 이로써, 높은 처리능력을 얻을 수 있는 동시에 전력소모를 줄일수 있다.
본 발명에 따른 차동증폭기에 의하면, 상기 제어 트랜지스터 및 구동 트랜지스터로 동시에 전류가 흐르는 것을 방지할 수 있어서, 전력소모를 더욱 감소시킬수 있다.
n형 기판을 사용한 반도체회로에 있어 기판 바이어스전압 효과를 제거할 수도 있다.
CMOS 인버터 구조를 사용하는 경우, 회로 집적과정중 인버터 임계값을 조절하는 것 또한 가능하다.
덧붙여, 상기 차동회로 출력전압은 상기 1단계 인버터의 일부를 형성하는 제4 p-채널 MOS 트랜지스터에만 인가되는 관계로 상기 차동회로의 부하용량을 감소시키고, 상기 스위칭회로의 작동속도를 증대시키며, 또한, 상기 출력회로로부터의 출력전압 상승을 가속화하게 된다. 상기 제6 n-채널 MOS 트랜지스터 역시 저항 기능을 수행하여 상기 1단계 인버터의 통과전류를 감소시키고, 아울러, 전력소모를 줄인다.
또한, 상기 제8 n-채널 MOS 트랜지스터를 차단함에 따라 전류가 상기 제4 p-채널 MOS 트랜지스터로 공급되는 경우 상기 1단계 인버터측 통과전류는 차단되는 한편, 상기 제6 p-채널 MOS 트랜지스터가 상기 1단계 인버터측 출력전압을 전원전위로 고정함으로써, 상기 1단계 인버터측 통과전류를 억제하며, 그 결과, 상기 스위칭회로에 의한 전력소모 역시 억제하게 된다.
이상, 본 발명을 상세히 설명했으나, 동일발명을 많은 방법으로 변형가능함은 자명한 것이다. 그러한 변형들이 본 발명의 기본취지로부터 벗어난 것으로 간주되어서는 아니될 것인 바, 당업자에 있어 자명한 정도의 수정 역시 이하의 특허청구범위에 속하는 것임을 밝혀둔다.
이상 설명한 바와 같이, 본 발명의 차동증폭기에 따르면, 전력소모량에 비해 높은 처리속도를 얻게 되는 효과가 있다.

Claims (20)

  1. (정정)비반전 입력단자에 인가되는 전압과 반전 입력단자에 인가되는 전압간 차에 대한 차동전압(Vx)을 출력하기 위한 비반전 입력단자(16) 및 반전 입력단자(17)를 포함하는 차동회로(1)와; 일정 전류를 공급하기 위한 일정전류 공급원 트랜지스터(21)와, 상기 차동전압(Vx)에 의해 제어되는 제어 트랜지스터(22)와, 상기 공급원 트랜지스터(21) 및 제어 트랜지스터(22)간 접점(J)을 포함하는 출력회로(2)와; 상기 접점(J)에의 전류 공급을 위해 해당 접점에 접속된 구동 트랜지스터(3)와; 상기 구동 트랜지스터(3)에 구동신호를 공급하여, 상기 차동전압(Vx)이 기설정된 임계전압(VT)보다 작을 경우 구동 트랜지스터(3)를 작동시키고, 차동전압(VX)이 상기 기설정된 임계전압보다 클 경우 구동 트랜지스터(3)를 작동 정지시키기 위한 스위칭회로(4)를 포함하여 구성된 것을 특징으로 하는 차동증폭기.
  2. (정정)제1항에 있어서, 상기 기설정된 임계전압이 상기 일정전류 공급원 트랜지스터(21) 및 상기 제어 트랜지스터(22)를 각각 통과해 흐르는 전류들의 절대값이 같아지는 시점에서 구한 상기 차동전압(VX)보다 작은 값으로 설정된 것을 특징으로 하는 차동증폭기.
  3. (정정)제1항에 있어서, 상기 기설정된 임계전압이 상기 제어 트랜지스터(22)를 통과해 전류가 흐르기 시작하는 시점에서 구한 상기 차동전압(VX)보다 작은 값으로 설정된 것을 특징으로 하는 차동증폭기.
  4. (정정)제1항에 있어서, 상기 차동회로가 그 게이트에 일정 바이어스전압이 인가되는 제1 p-채널 MOS 트랜지스터(11)와; 그들 각각의 소오스가 상기 제1 p-채널 M0S 트랜지스터(11)측 드레인에 접속되고, 그 게이트들이 상기 비반전 및 반전 입력단자에 각각 접속된 제2 및 제3 p-채녈 MOS 트랜지스터(12,13)와; 그 드레인들이 상기 제2 및 제3 p-채널 MOS 트랜지스터의 드레인에 각각 접속되고 그 게이트들은 그중 하나의 드레인에 공통으로 접속되며, 또한, 그 소오스들이 공통으로 접속된 제1 및 제2 n-채널 MOS 트랜지스터(14,15)를 포함하여 구성된 것을 특징으로 하는 차동증폭기.
  5. (정정)제4항에 있어서, 상기 일정전류 공급원 트랜지스터(21)가 그 게이트에 상기 일정 바이어스전압이 인가되는 제4 p-채널 MOS 트랜지스터이고; 상기 제어 트랜지스터(22)가 그 게이트에 상기 차동천압(VX)이 인가되는 제3n -채널 MOS 트랜지스터이며; 상기 구동 트랜지스터(3)가 그 게이트에 상기 스위칭회로로부터의 상기 구동신호가 인가되는 제5 p-채널 MOS 트랜지스터인 것을 특징으로 하는 차동증폭기.
  6. (정정)제4항에 있어서, 상기 스위칭회로(4)가 각각 직렬로 접속된 제1 인버터회로 (41,42) 및 제2 인버터회로(43,44)를 포함하여 구성된 것을 특징으로 하는 차동증폭기.
  7. (정정)제6항에 있어서, 상기 제1 인버터회로가 그 게이트에 상기 차동전압(VX)이 인가되는 제6 p-채널 MIOS 트랜지스터(41)와 그 게이트에 역시 상기 차동전압(VX)이 인가되는 제4 n-채널 MOS 트랜지스터(42)를 포함하며, 상기 제2 인버터회로가 그 게이트에 제1 인버터회로측 출력전압이 인가되는 제7 p-채널 MOS 트랜지스터(43)와, 그 게이트에 역시 상기 제1 인버터회로측 출력전압이 인가되는 제7 n-채널 MOS 트랜지스터(44)롤 포함하여 구성된 것을 특징으로 하는 차동증폭기.
  8. (정정)제6항에 있어서, 상기 제1 인버터회로가 그 게이트가 접지된 제6 p-채널 MOS트랜지스터(52)와, 그 게이트에 상기 차동전압(VX)이 인가되는 제4 n-채널 MOS 트랜지스터(53)를 포함하며, 상기 제2 인버터회로가, 그 게이트에 상기 제1 인버터회로측 출력전압이 인가되는 제7 p-채널 MOS 트랜지스터(43)와, 그 게이트에 역시 상기 제1 인버터회로 측 출력전압이 인가되는 제5 n-채널 MOS 트랜지스터(44)를 포함하여 구성된 것을 특징으로 하는 차동증폭기.
  9. (정정)제7항에 있어서, 상기 스위칭회로(4)가 상기 제6 p-채널 MOS 트랜지스터(41,52)에 전류를 공급하기 위한 전류 통로에 접속된 제8 p-채널 MOS 트랜지스터(62)와; 상기 제4 n-채널 MOS 트랜지스터(53)와 병렬로 접속된 제6 n-채널 MOS 트랜지스터(63)를 추가로 포함하여 구성된 것을 특징으로 하는 차동증폭기.
  10. (정정)제8항에 있어서, 상기 스위칭회로(4)가 상기 제6 p-채널 MOS 트랜지스터 (41,52)에 전류를 공급하기 위한 전류 통로에 접속된 제8 p-채널 MOS 트랜지스터(62)와; 상기 제4 n-채널 MOS 트랜지스터(53)와 병렬로 접속된 제6 n-채널 MOS 트랜지스터(63)를 추가로 포함하여 구성된 것을 특징으로 하는 차동증폭기.
  11. (정정)비반전 입력단자에 인가되는 전압과 반전 입력단자에 인가되는 전압간 차에 대한 차동전압(V'X)을 출력하기 위한 비반전 입력단자(16') 및 반전 입력단자(17')를 포함하는 차동회로(1')와; 일정 전류를 공급하기 위한 일정전류 공급원 트랜지스터(21')와, 상기 차동전압(V'X)에 의해 제어되는 제어 트랜지스터(22')와, 상기 공급원 트랜지스터(21') 및 제어 트랜지스터(22')간 접점(J)을 포함하는 출력회로(2')와; 상기 접점(J)에의 전류 공급을 위해 해당 접점에 접속된 구동 트랜지스터(3' )와; 상기 구동 트랜지스터(3')에 구동신호를 공급하여, 상기 차동전압(V'X)이 기설정된 임계전압(VT)보다 클 경우 구동 트랜지스터(3')를 작동시키고, 차동전압(V'X)이 상기 기설정된 임계전압보다 작을 경우 구동 트랜지스터(3')를 작동 정지시키기 위한 스위칭회로(4')를 포함하여 구성된 것을 특징으로 하는 차동증폭기.
  12. (정정)제11항에 있어서, 상기 기설정된 임계전압이 상기 일정전류 공급원 트랜지스터(21') 및 상기 제어 트랜지스터(22')를 각각 통과해 흐르는 전류들의 절대값이 같아지는 시점에서 구한 상기 차동전압(V'X)보다 큰 값으로 설정된 것을 특징으로 하는 차동증폭기.
  13. (정정)제11항에 있어서, 상기 기설정된 임계전압이 상기 제어 트랜지스터(22')를 통과해 전류가 흐르기 시작하는 시점에서 구한 상기 차동전압(V'X)보다 큰 값으로 설정된 것을 특징으로 하는 차동증폭기.
  14. (정정) 제11항에 있어서, 상기 차동회로가 그 게이트에 일정 바이어스전압이 인가되는제1 n-채널 MOS 트랜지스터(11')와; 그들 각각의 소오스가 상기 제1 n-채널 M0S 트랜지스터(11')측 드레인에 접속되고, 그 게이트들이 상기 비반전 및 반전 입력단자에 각각 접속된 제2 및 제3n-채널 MOS 트랜지스터(12',13')와; 그 드레인들이 상기 제2 및 제3 n-채널 MOS 트랜지스터의 드레인에 각각 접속되고, 그 게이트들은 그중 하나의 드레인에 공통으로 접속되며, 또한, 그 소오스들이 공통으로 접속된 제1 및 제2 p-채널 MOS 트랜지스터(14',15')를 포함하여 구성된 것을 특징으로 하는 차동증폭기.
  15. (정정)제14항에 있어서, 상기 일정전류 공급원 트랜지스터(21')가 그 게이트에 상기 일정 바이어스전압이 인가되는 제4 n-채널 MOS 트랜지스터이고; 상기 제어 트랜지스터(22')가 그 게이트에 상기 차동전압(V'x)이 인가되는 제3 p-채널 MOS 트랜지스터이며; 상기 구동 트랜지스터(3')가 그 게이트에 상기 스위칭회로로부터의 상기 구동신호가 인가되는 제5 n-채널 MOS 트랜지스터인 것을 특징으로 하는 차동증폭기.
  16. (정정)제14항에 있어서, 상기 스위칭회로(4')가 각각 직렬로 접속된 제1 인버터회로(41',42') 및 제2 인버터회로(43',44')를 포함하여 구성된 것을 특징으로 하는 차동증폭기.
  17. (정정)제16항에 있어서, 상기 제1 인버터회로가 그 게이트에 상기 차동전압(V'X)이 인가되는 제6 n-채널 MOS 트랜지스터(41')와, 그 게이트에 역시 상기 차동전압(V'X)이 인가되는 제4 p-채널 MOS 트랜지스터(42')를 포함하며, 상기 제2 인버터회로가 그 게이트에 제1 인버터회로측 출력전압이 인가되는 제7 n-채널 MOS 트랜지스터(43')와, 그 게이트에 역시 상기 제1 인버터회로측 출력전압이 인가되는 제7 p-채널 MOS 트랜지스터(44')를 포함하여 구성된 것을 특징으로 하는 차동증폭기.
  18. (정정)제16항에 있어서, 상기 제1 인버터회로가 그 게이트가 접지된 제6 n-채널MOS 트랜지스터(56)와, 그 게이트에 상기 차동전압(V'x)이 인가되는 제4 p-채널 MOS 트랜지스터(57)를 포함하며, 상기 제2 인버터회로가, 그 게이트에 상기 제1 인버터회로측 출력전압이 인가되는 제7 n-채널 MOS 트랜지스터(43')와, 그 게이트에 역시 상기 제1 인버터회로 측 출력전압이 인가되는 제5 p-채널 MOS 트랜지스터(44')를 포함하여 구성된 것을 특징으로 하는 차동증폭기.
  19. (정정)제17항에 있어서, 상기 스위칭회로(4')가 상기 제6 n-채널 MOS 트랜지스터(56)에 전류를 공급하기 위한 전류 통로에 접속된 제8 n-채널 MOS 트랜지스터(66)와; 상기 제4 p-채널 MOS 트랜지스터(57)와 병렬로 접속된 제6 p-채널 MOS 트랜지스터(67)를 추가로 포함하여 구성된 것을 특징으로 하는 차동증폭기.
  20. (정정)제18항에 있어서, 상기 스위칭회로(4')가 상기 제6 p-채널 MOS 트랜지스터(56)에 전류를 공급하기 위한 전류 통로에 접속된 제8 n-채널 MOS 트랜지스터(66)와;상기 제4 n-채널 MOS 트랜지스터(57)와 병렬로 접속된 제6 p-채널 MOS 트랜지스터(67)를 추가로 포함하여 구성된 것을 특징으로 하는 차동증폭기.
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