KR0181553B1 - 박막형성방법 - Google Patents

박막형성방법 Download PDF

Info

Publication number
KR0181553B1
KR0181553B1 KR1019950700876A KR19950700876A KR0181553B1 KR 0181553 B1 KR0181553 B1 KR 0181553B1 KR 1019950700876 A KR1019950700876 A KR 1019950700876A KR 19950700876 A KR19950700876 A KR 19950700876A KR 0181553 B1 KR0181553 B1 KR 0181553B1
Authority
KR
South Korea
Prior art keywords
gas
thin film
plasma
processed
halogen
Prior art date
Application number
KR1019950700876A
Other languages
English (en)
Other versions
KR950703074A (ko
Inventor
히토시 이또
쿄이치 스구로
노부 하야사카
하루오 오까노
신지 히모리
가즈야 나가세끼
슈지 모치즈키
Original Assignee
사또오 후미오
가부시기가이샤 도오시바
이노우에 아끼라
도쿄 에레구토론 가부시기가이샤
이노우에 쥰이치
도쿄 에레구토론 야마나시 가부시기가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 사또오 후미오, 가부시기가이샤 도오시바, 이노우에 아끼라, 도쿄 에레구토론 가부시기가이샤, 이노우에 쥰이치, 도쿄 에레구토론 야마나시 가부시기가이샤 filed Critical 사또오 후미오
Publication of KR950703074A publication Critical patent/KR950703074A/ko
Application granted granted Critical
Publication of KR0181553B1 publication Critical patent/KR0181553B1/ko

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C23C16/045—Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Vapour Deposition (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명의 박막형성방법은, 표면에 홈이 형성된 반도체 기판(1)이 수용된 성막실내를 10-4Torr대 이하로 배기한 후, 성막실내에 TiCl4, 수소, 질소 및 NF3의 가스를 도입하고, 이어서 이들 가스를 플즈마화하여 홈의 측벽부 이외의 부분에 TiN박막(2)을 선택적으로 형성하는 공정을 가지는 것을 특징으로 한다.

Description

[발명의 명칭]
박막 형성 방법
[발명의 상세한 설명]
[기술분야]
본 발명은 박막형성법에 관한 것으로써, 특히 플라즈마를 이용한 박막형성방법에 관한 것이다.
[배경기술]
최근, 컴퓨터나 통신기기의 중요부분에는 전기회로를 달성하도록 다수의 트랜지스터나 저항 등을 연결하여 1개의 칩상에 집적화하여 형성한 대규모 집적 회로(LSI)가 많이 사용되고 있다. 따라서, 기기 전체에 대한 성능은 LSI단체(單體)의 성능에 크게 결부되어 있다.
LSI단체의 성능은 집적도를 높이는 것, 즉 소자의 미세화에 의하여 실현할 수 있다. 소자의 미세화가 진전되려면, 애스펙트 비가 큰 홈 등에 박막을 형성하는 성막기술(成膜技術)이 필요하다.
이와 같은 성막기술로서, 저압 플라즈마원을 이용한 플라즈마 CVD법이 주목되고 있다. 이것은 기체의 평균자유행정이 길어지고 직진성이 좋은 반응종이 얻어지기 때문이다. 저압 플라즈마원으로서는 EBEP(Electron Beam Excited Plasma), ECR(Electron Cyclotron Resonance) 플라즈마, HELICON 플라즈마 등이 알려져 있다. 이와 같은 저압 플라즈마원을 이용한 플라즈마 CVD 법에 의하면, 피처리기체(被處理基體)에 전압을 인하하여 플라즈마중에서 퇴적종 이온을 피처리기체에 적극적으로 끌어들임으로써, 제5도에 나타낸 바와 같이, 피처리기체(81)의 표면에 형성된 수직형상의 홈내에 방향성이 높은 박막(82)을 형성할 수 있다.
그러나, 제6도에 나타낸바와 같이, 홈의 형상이 테이퍼형상인 경우에는 홈의 측벽부에도 박막(82)이 형성되어 방향성이 높은 성막이 곤란하다는 문제가 있었다.
상기한 바와 같이 종래의 저압 플라즈마원을 이용한 플라즈마 CVD법에서는, 홈이 애스펙트 비가 크고 테이퍼형상인 경우, 홈의 측벽부에도 박막이 형성되어 방향성이 높은 성막이 곤란하다는 문제가 있었다.
본 발명은 상기 사정을 고려하여 이루어진 것으로서, 그 목적으로 하는 바는, 피처리기체의 표면에 형성된 홈이 애스펙트 비가 크고 테이퍼형상이라하더라도 홈내에 방향성이 높은 박막을 형성할 수 있는 박막형성방법을 제공하는데 있다.
[발명의 개시]
본 발명은, 표면에 홈이 형성된 피처리기체 위에 박막을 형성하는 박막형성방법으로서, 상기 피처리기체가 수용된 성막실(成膜室)내에 금속물질을 포함하는 원료가스 및 할로겐계 가스를 도입하는 공정과; 기판온도를 200℃ 이상 800℃ 이하로 설정하고, 상기 할로겐계 가스와 상기 원료가스의 혼합가스를 플라즈마화하여 상기 피처리기체 위에 상기 박막을 이방적(異方的)으로 형성하는 공정;을 구비한 것을 특징으로 한다. 여기서 상기 금속물질은 단체(單體)의 금속 외에 유기금속이나 금속할로겐화물 등의 금속을 포함하는 물질도 의미하고 있다.
또, 본 발명은, 값이 3 이상인 높은 애스펙트 비를 가지며, 저부를 향하여 갈수록 개구폭이 좁아지는 테이퍼형상의 홈이 표면에 형성된 피처리기체 위에 박막을 형성하는 박막형성방법으로서, 상기 피처리기체가 수용된 성막실내에 금속물질을 포함하는 원료가스를 도입하는 공정과; 상기 원료가스를 플라즈마화하여 상기 피처리기체 위에상기 박막을 형성하는 공정과 ; 상기 성막실내의 상기 피처리기체에 플라즈마에 의하여 여기된을 할로겐계 가스를 쪼이고, 이 할로겐계 가스에 의하여 상기 박막의 전면을 에칭하여 상기피처리기체 위에 상기 박막을 이방적으로 남겨두고 공정;을 구비한 것을 특징으로 한다.
본 발명의 박막형성방법에서는, 원료가스의 플라즈마에 의하여 생성된 막재료가 되는 금속물질의 양이온(cation)이 홈의 측벽부보다 홈의 저부에 우선적으로 수송기때문에, 피처리기체의 홈의 측벽부에 형성되는 박막은 홈의 저부에 형성되는 박막에 비해 충분히 얇은 것이 된다.
한편, 성막실내에는 원료가스와 동시 또는 성막후에 할로겐계 가스가 도입되기때문에, 피처리기체 위에 형성된 박막은 중성의 할로겐이나 라디발(radical)화한 할로겐등에 의하여 에칭된다.
여기서, 피처리기체의 홈의 측벽부에 형성된 박막은, 상기한 바와 같이 홈의 저부에 형성된 박막보다 충분히 얇기 때문에, 먼저 에칭되어 제거된다.
따라서, 피처리기체의 홈의 측벽부 이외의 부분에 박막이 선택적으로 형성되는 것이 된다.
[도면의 간단한 설명]
제1도는 본 발명의 제1실시예에 관한 TiN박막의 형성방법에 의하여 얻어진 TiN박막의 형상을 나타낸 단면도,
제2a도∼제2c도는 성막형상의 기판 바이어스 의존성을 나타낸 도면,
제3a도∼제3d도는 본 발명의 제3실시예에 관한 리프트 오프(lift off)를 이용한TiN박막의 형성방법을 나타낸 공정단련도,
제4a도∼제4d도는 본 발명의 제4실시예에 관한 매립배선의 형성방법을 나타낸 공정단면도,
제5도는 종래의 박막형성방법을 설명하기 위한 도면,
제6도는 종래의 박막형성방법의 문제점을 설명하기 위한 도면이다.
[발명을 실시하기 위한 최량의 형태]
본 발명을 보다 상세하게 설명하기 위하여 첨부도면을 따라서 이것을 설명한다. 우선, 기판 표면에 애스펙트 비가 크고 테이퍼형상으로 된 홈이 형성된 반도체기판을 성막실내에 설치된 시료대에 얹어놓는다. 상기 홈은 깊이가 3∼4μm, 폭이 0.5∼1.0μm정도의 것이다. 성막실은 어스에 접지되어 있으며, 또 시료대에는 소정의 바이어스 전압이 인가된다.
그리고, 성막실내를 10-6Torr대 이하로 배기한 후, TiCL4과 수소와 질소와 NF3의 혼합가스를 도입한다. 각 가스의 유량은, 예를 들면 TiCl4은 0.1∼1.0SCCM정도, 수소는 30∼50SCCM정도, 질소는 10∼50SCCM정도, NF3는 0.1∼5SCCM정도로 한다. 이때, 배기속도 등을 조정하여 성막실내를 0.1∼0.5mTorr정도의 압력으로 유지한다.
그리고, 시료대에 -70∼-100V정도의 바이어스 전압을 인가하여 성막실내의 혼합가스를 플라즈마화함과 동시에 반도체 기판(1)을 가열한다. 가열온도는 200℃이상 800℃이하가 바람직하다. 이 결과, 제1도에 나타낸 바와 같이 반도체 기판(1)의 홈의 측벽부를 제외한 부분에 TiN박막(2)이 선택적으로 형성된다. 또한 성막은 상온에서 하여도 된다.
이와 같은 방법에 의하여 TiN박막(2)을 선택적으로 형성할 수 있는 것은 다음과 같이 판단된다. 본 실시예에 의하면, 성막할 때에 반도체 기판(1)의 홈의 측벽부 이외의 부분에 플라즈마중의 막재료로서의 Ti 등의 양이온이 우선적으로 수송된다.
이 때, 혼합가스는 0.1∼0.5mTorr(10-4Torr대 이하)의 저압력하에서 플라즈마화되기 때문에, 가스끼리 충돌하는 빈도가 아주 작아지게 된다.
따라서, 양이온은 거의 가스의 산란을 받지 않고, 양이온의 운동은 기본적으로 시료대에 인가된 바이어스 전압에 의하여 형성된 전계에 따르는 것이 된다. 이 결과, 반도체 기판의 홈의 측벽부에 형성되는 TiN박막은 다른 부분에 형성되는 TiN박막에 비해 아주 얇은 박막이 된다.
한편, 혼합가스중에는 TiCl4, NF3의 할로겐계 가스도 포함되어 있기 때문에, 혼합가스의 플라즈마화에 의하여 라디컬화한 Cl, F나 중성의 Cl, F가 발생하기 때문에, 이들 에칭종에 의하여 반도체 기판에 형성되는 TiN박막은 대략 일정하게 에칭된다.
여기서, 반도체 기판의 홈의 측벽부에 형성된 TiN박막은, 상기한 바와 같이 다른 부분에 형성된 TiN 박막에 비해 아주 얇기때문에, 홈의 측벽부에 형성된 TiN박막은 다른 부분에 형성된 TiN박막보다 먼저 에칭되어 제거된다.
따라서, 제1도에 나타낸 바와 같이, 반도체 기판(1)의 홈의 측벽부 이외의 부분에 TiN박막(2)이 선택적으로 형성되는 것이다.
제2a도 ∼제2c도는 본 실시예에서 서술한 TiCl4, 수소, 질소 및 NF3를 도입하여 성장하는 예에 있어서, 성막형상의 기판바이어스 의존성을 나타낸 도면이다. 제2a도에 나타낸 바와 같이 -20V정도의 바이어스 전압인 경우에는, 이온이 충분한 직진성을 가질 수 없어 본 발명의 효과가 얻어지지 않는다. 또한, 제 2C 도에 나타낸 바와 같이 -150V정도의 바이어스 전압인 경우에는, 이온이 얻은 운동량에 의하여 이미 퇴적된 금속막의 일부가 바이어스 전압인 경우에는, 스퍼터링되어 측벽에 재부착기 때문에, 이방성 형상을 내지 않는 것을 알 수 있다. 한편, 제2b도에 나타낸 바와 같이 바이어스 전압이 -80V정도인 경우에는 이방성 형상을 나타내는 것을 알 수 있다. 본 실시예에서는 여러 바이어스 전압으로 시험한 실험결과에 의하여, 상기한 바와 같이 바이어스 전압을 -70∼-100V로 하였을 때 본 발명의 효과가 충분히 얻어진다는 것이 판명되었다.
이상 설명한 바와 같이, 본 발명에서는 막재료 및 에칭종이 되는 가스를 성막실에 동시에 도입하여 플라즈마를 생성함으로써 반도체 기판의 홈의 측벽부 이외의 부분에 선택적으로 TiN박막을 형성할 수 있다.
또한, 상기 혼합가스 대신에 유량 10∼50SCCM의 캐리어 가스로서의 Ti[N(C2H5)2]4또는 Ti[N(CH3)2]4와, 유량 10∼100SCCM의 수소, 유량 0.1∼5SCCM의 NF3의 혼합가스를 이용하여도 상술한 실시예와 마찬가지로 홈의 측벽부 이외의 부분에 선택적으로 TiN박막을 형성할 수 있다. 성막온도, 바이어스 전압등의 조건은 상술한 실시예의 경우와 같다.
또, TiN박막 대신에 W박막을 선택적으로 형성할경우에는 예를 들면 상기 혼합가스 대신에 유량 5∼10SCCM의 캐리어 가스로서의 WF6, 유량10∼30SCCM의 수소 및 유량 0.1∼5SCCM의 NF3를 이용하면 된다. 이 경우, 상기 실시예와 같은 정도의 바이어스 전압을 인가하고 시료를 600℃이상으로 가열하는 것이 바람직하다.
또, TiN박막 대신에 TiSi2박막을 선택적으로 형성할 경우에는, 예를 들면 상기 혼합가스 대신에 유량 0.5∼1.0SCCM의 TiCl4와 유량1.0∼10SCCM의 SiCl4와 유량 10∼100SCCM의 수소와 유량 0.1∼5SCCM의 NF3의 혼합가스를 이용하여도 된다.
TiSi2박막을 형성하기 위한 그외 혼합가스로서는 예를 들면, 유량 0.5∼1.0SCCM의 TiSl4와 유량 1.0∼100SCCM의 SiH4와 유량 0.1∼5SCCM의 NF3의 혼합가스를 들 수 있다. 또, TiSi2박막을 형성할 경우(상기 2가지의 혼합가스를 사용하는 경우 모두를 포함한다), 상술한 TiN박막의 성막과 같은 정도의 바이어스 전압, 온도로 설정하면 된다.
다음은, 본 발명의 제2실시예에 관한 TiN박막의 형성방법에 대하여 설명한다. 우선, 기판 표면에 홈이 형성된 반도체 기판을 성막실내에 설치된 시료대에 얹어놓는다. 여기서, 상기한 실시예와 마찬가지로 시료대에 소정의 바이어스 전압을 인가한다.
그리고, 성막실내에 TiCl4를 유량 0.1∼1.0SCCM정도 , 수소를 유량 30∼50SCCM정도 및 질소를 유량 10∼50SCCM정도 도입한다. 이때, 배기속도 등을 조정함으로써 성막실내를 0.1∼0.5mTorr정도의 압력으로 유지한다.
그리고, 시료대에 -70∼-100V정도의 바이어스 전압을 인가함으로써, 상기 가스를 플라즈마화하여 제1실시예와 마찬가지로 반도체 기판에 TiN반막을 형성한다. 이때, 상기한 제1실시예와 같은 이유에 의하여, 반도체 기판의 홈의 측벽부에 형성되는 TiN박막의 막두께는 다른 부분에 형성되는 TiN박막의 막두께보다 얇게 형성된다.
그리고, 성막실내에 유량 10∼50SCCM의 CF4를 할로겐계 가스로서 도입함과 아울러, 배기속도를 조정하여 성막실내의 압력을 1∼5mTorr로 유지하고, CF4를 플라즈마화하여 TiN박막을 에칭한다. 이때, 반도체 기판의 홈의 측벽부에 형성된 TiN박막은 상대적으로 얇기 때문에 에칭되어 제거된다.
이와 같은 하여 형성방법에 의하면 홈이 애스펙트 비가 크고 테이퍼형상으로 된 것이라 하더라도, 상기한 실시예와 마찬가지로 반도체 기판의 홈의 측벽부 이외의 부분에 TiN박막을 선택적으로 형성할 수 있다.
또한, 본 실시예에서는 TiN박막을 형성한 후에 TiN박막을 에칭하기 때문에, TiN박막의 성막과 에칭을 동시에 하는 상기한 실시예에 비해 반도체 기판에 주는 대미지가 작다는 이점이 있다.
또한, 에칭용의 할로겐계 가스를 여기하는 방법은 상기한 반응성 이온에칭에 한정되지 않는다. 예를 들면, 성장실내의 반도체 기판 설치부와 격리되어있는 이 성장실내의 여기부에서 다른 성막실 외의 플라즈마 여기수단에 의하여 상기 할로겐계 가스를 여기시키고, 이 가스를 다운플로방식(down flow type)으로 반도체 기판 등의 피처리기체에 공급하여도 된다.
또한, TiN박막을 형성한 후에, 예를 들면 다운플로 에칭장치나 반응성 이온에칭의 에칭실로 옮겨서 TiN박막을 에칭하여도 된다.
다음은, 본 발명의 제3실시예에 관한 리프트 오프를 이용한 TiN박막의 형성방법에 대하여 설명한다.
우선, 제3a도에 나타낸 바와 같이, 실리콘 기판(11) 위에 두께 100∼500nm정도의 A1박막(12)을 형성한다.
그리고, A1박막(12) 위에 홈형성용의 포토 레지스트 패턴(도시생략)을 형성하고, 이 포토 레지스트 패턴을 마스크로 하여 실리콘 기판(11), A1박막(12)을 에칭하고, 제3b도에 나타낸 실리콘 기판(11)의 표면에 에스펙트 비가 큰 홈을 형성한다.
그리고, 제1 또는 제2 실시예에서 설명한 방법을 이용하여, 제3C도에 나타낸 바와 같이 홈의 측벽부 이외의 부분에 TiN박막(13)을 선택적으로 형성한다.
최후로, 실리콘 기판(11)을 유산용액내에 담그면, A1은 용해되지만 TiN의 거의 용해되지 않기 때문에, 제3d도에 나타낸 바와 같이 홈의 저부 이외에 형성된 TiN박막(13)이 제거되므로, 홈의 저부에 TiN박막을 (13)을 선택적므로 남겨둘 수 있다.
이와 같이 본 실시예에 의하면, 수직형상이 아닌 테이퍼형상의 애스펙트 비가 큰 홈이 형성되어도, 리프트 오프의 이용에 의하면 홈의 저부에 TiN박막(13)을 선택적으로 형성할 수 있다. 즉, 본 실시예의 경우, 포토 레지스터 패턴을 마스크로 하여 TiN박막(13)을 에칭가공하지 않고서 홈의 저부에 TiN박막(13)을 선택적으로 형성할 수 있다.
다음은, 본 발명의 제4 실시예에 관한 매립배선의 형성방법에 대하여 설명한다. 우선, 제1 또는 제2 실시예와 같은 방법을 이용하여, 제4a도에 나타낸 바와 같이, 표면에 애스펙트 비가 크고 테이퍼형상으로 된 홈이 형성된 실리콘 기판(21) 위에 선택적으로 두께 50nm정도의 TiN박막(22), Cu박막(23)을 순차 형성한다.
여기서, Cu박막(23)의 성막에는, 예를 들면 Cu(DPM)2, H2등의 가스를 이용하고, TiN박막의 성막과 같은 정도의 바이어스 전압, 온도로 설정한다.
그리고, 제4b 도에 나타낸 바와 같이 Cu박막(23)이 완전히 피복되도록 전면에 포토 레지스터(24)를 도포한다. 또한 후술하는 바와 같이 포토 레스지터(24) 대신에 SiO2를 사용하여도 된다.
그리고, 제4c 도에 나타낸 바와 같이, 홈의 외측에 형성된 TiN박막(22), Cu박막(23)이 노출되고 홈의 저부에 형성된 Cu박막(23)이 노출되지 않을 정도로 포토레지스터(24)를 반응성 이온에칭에 의하면 전면 에칭한다.
그리고, 제 4d 도에 나타낸 바와 같이, 실리콘 기판(21)을 H2SO4내에 담가서 포토레지스터(24)를 반응성 이온에칭에 의하여 전면 에칭한다.
그리고, 제4d 도에 나타낸 바와 같이, 실리콘 기판(21)을 H2SO4내에 담가서 포토레지스터(24)에 의하여 마스크되어 있지 않는 홈의 저부 이외의 부분에 형성된 Cu박막(23)을 선택적으로 제거한 후, H2O2용액을 이용하여 TiN박막(22)을 선택적으로 제거한다.
최후로, 홈내에 형성된 포토 레지스터(24)를 제거하여 TiN박막(22)과 Cu박막(23)의 적층구조를 가지는 매립배선을 완성한다.
이상 설명한 방법에 의하면, 포토 리소그래피(photo lithography)에 의한 TiN박막(22), Cu박막(23)을 패터닝하지 않고서도 애스펙트 비가 크고 테이퍼형상으로 된 홈내에 양호한 형상의 매립배선을 형성할 수 있다.
또, 본 실시예에서는 포토 레지스터(24)를 사용하였으나, 이것 대신에 SiO2막을 사용하여도 된다. 이 경우, SiO2막은, 예를 들면 TEOS, O3을 사용하여 형성한다. 또, Cu박막의 재료로서 Cu(HFA)2, H2를 사용한다.
또, 본 발명은 상술한 실시예에 한정되는 것은 아니다. 예를 들면, 상기 실시예에서는 에칭용의 할로겐계 가스로서 NF3, CF4를 사용하였으나, 그외 할로겐계 가스로서, 예를 들면 F2, Cl2를 사용하여도 된다. 그외 본 발명의 요지를 벗어나지 않는 범위에서 여러가지로 변형하여 실시할 수 있다.
[산업상의 이용가능성]
이상 상세하게 설명한 바와 같이 본 발명에 의하면, 홈이 애스펙트 비가 크고 테이퍼형상이라 하더라도, 홈의 측벽부에 박막이 잔류되는 일 없이 홈의 저부에 박막을 형성할 수 있다.

Claims (34)

  1. 표면에 홈이 형성된 피처리기체 위에 박막을 헝성하는 박막형성방법으로서 상기 피처리기체가 수용된 성막실내에 금속물질을 포함하는 원료가스 및 할로겐계 가스를 도입하는 공정과;기판온도를 200℃ 이상 800℃ 이하로 설정하고, 상기 할로겐계 가스와 상기 원료가스의 혼합가스를 플라즈마화하여 상기 피처리기체 위에 상기 박막을 이방적으로 형성하는 공정;을 구비한 것을 특징으로 하는 박막형성방법.
  2. 제1항에 있어서,혼압가스를 10-4Torr대 이하의 압력에서 플라즈마화하는 것을 특징으로 하는 박막형성방법,
  3. 제1항에 있어서, 상기 피처리기체에 -70∼-100V의 전압을 인가하여 박막을 형성하는 것을 특징으로 하는 박막형성방법
  4. 제1항에 있어서, 상기 혼합가스를 플라즈마화하여 얻어지는 플라즈마는 EBEP(Electron Beam Excited Plasma), ECR(Electron Cyclotron Resonance) 플라즈마는 또는 HELICON 플라즈마인 것을 특징으로 하는 박막형성방법.
  5. 제1항에 있어서, 상기할로겐계 가스는 NF3가스, CF4가스, F2가스 및 Cl2가스로 된 군에서 선택되는 적어도 1개인 것을 특징으로 하는 박막형성방법.
  6. 제1항에 있어서, 상기 박막은 TiN박막인 것을 특징으로 하는 박막형성방법.
  7. 제6항에 있어서, 상기 혼합가스는 TiCl4가스, Ti[N(C2H5)2]4또는 Ti[N(CH3)2]4와 수소가스와 질소가스와 NF3가스를 포함하는 가스인 것을 특징으로 하는 박막형성방법.
  8. 제1항에 있어서, 상기 박막은 Cu박막인 것을 특징으로 하는 박막형성방법.
  9. 제8항에 있어서, 상기 Cu의 원료가스는 Cu(DPM)2가스와 H2가스를 포함하는 것을 특징으로 하는 박막형성방법.
  10. 제1항에 있어서, 상기피처리기체의 상기 홈 이외의 영역의 상기박막을 선택적으로 제거하는 공정을 더 구비한 것을 특징으로 하는 박막형성방법.
  11. 값이 3 이상인 높은 애스펙트 비를 가지며, 저부를 향하여 갈수록 개구폭이 좁아지는 테이퍼형상의 홈이 표면에 형성된 피처리기체 위에 박막을 형성하는 박막형성방법으로서, 상기 피처리기체가 수용된 성막실내에 금속물질을 포함하는 원료가스 및 할로겐계 가스를 도입하는 공정과;상기 할로겐계 가스와 상기 원료가스의 혼합가스를 플라즈마화하여 상기 피처리 기체 위에 상기 박막을 이방적으로 형성하는 공정;을 구비한 것을 특징으로 하는 박막형성방법.
  12. 제11항에 있어서, 상기 혼압가스를 10-4Torr대 이하의 압력에서 플라즈마화하는 것을 특징으로 하는 박막형성방법.
  13. 제11항에 있어서, 상기 피처리기체에 -70∼-100V의 전압을 인가하여 박막을 형성하는 것을 특징으로 하는 박막형성방법.
  14. 제11항에 있어서, 상기혼합가스를 플라즈마화하여 얻어지는 플라즈마는 EBEP(Electron Beam Excited Plasma), ECR(Electron Cyclotron Resonance) 플라즈마는 또는 HELICON 플라즈마인 것을 특징으로 하는 박막형성방법.
  15. 제11항에 있어서, 상기 할로겐계 가스는 NF3가스, CF4가스, F2가스 및 Cl2가스로 된 군에서 선택되는 적어도 1개인 것을 특징으로 하는 박막형성방법.
  16. 제11항에 있어서, 상기 박막은 Tin박막인 것을 특징으로 하는 박막형성방법.
  17. 제16항에 있어서, 상기 혼합가스는 TiCl4가스, Ti [N(C2H5)2]4또는 Ti [N(CH3)2]4와 수소가스와 질소가스와 NF3가스를 포함하는 가스인 것을 특징으로 하는 박막형성방법.
  18. 제11항에 있어서, 상기 박막은 Cu박막인 것을 특징으로 하는 박막형성방법.
  19. 제18항에 있어서, 상기 Cu의 원료가스는 Cu(DPM)2가스와 H2가스를 포함하는 것을 특징으로 하는 박막형성방법.
  20. 제11항에 있어서, 상기 피처리기체의 상기 홈 이외의 영역의 상기 박막을 선택적으로 제거하는 공정을 더 구비한 것을 특징으로 하는 박막형성방법.
  21. 표면에 홈이 형성된 피처리기체 위에 박막을 형성하는 박막형성방법으로서, 상기 피처리기체가 수용된 성막실내에 금속물질을 포함하는 원료가스 및 할로겐계 가스를 도입하는 공정과;상기 할로겐계 가스와 상기 원료가스의 혼합가스를 플라즈마화하여 상기 피처리기체의 상기 홈 이외의 표면 및 상기 홈의 저부에 선택적으로 상기 박막을 형성하는 공정;을 구비한 것을 특징으로 하는 박막형성방법.
  22. 표면에 홈이 형성된 피처리기체 위에 박막을 형성하는 박막형성방법으로서, 상기 피처리기체가 수용된 성막실내에 금속물질을 포함하는 원료가스 및 할로겐계 가스를 도입하는 공정과;상기 할로겐계 가스와 상기 원료가스의 혼합가스를 플라즈마화하여 상기 홈의 측벽부에서의 막두께가 다른 부분보다도 얇게 되도록 상기 박막을 형성하는 공정;을 구비한 것을 특징으로 하는 박막형성보아법.
  23. 값이 3 이상인 높은 애스펙트 비를 가지며, 저부를 향하여 갈수록 개구폭이 좁아지는 테이퍼형상의 홈이 표면에 형성된 피처리기체 위에 박막을 형성하는 박막형성방법으로서, 상기피처리기체가 수용된 성막실내에 금속물질을 포함하는 원료가스를 도입하는 공정과;상기 원료가스를 플라즈마화하여 상기 피처리기체 위에 상기 박막을 형성하는 공정과;상기 성막실내의 상기 피처리기체에 플라즈마에 의하여 여기된 할로겐계 가스를 쪼이고, 이 할로겐계 가스에 의하여 상기 박막의 전면을 에칭하여 상기 피처리기체 위에 상이 박막을 이방적으로 남겨두고 공정;을 구비한 것을 특징으로 하는 박막형성방법.
  24. 제23항에 있어서, 상기 원료가스를 10-4Torr대 이하의 압력에서 플라즈마화하는 것을 특징으로 하는 박막형성방법.
  25. 제23항에 있어서, 상기 피처리기체에 -70∼-100V의 전압을 인가하여 박막을 형성하는 것을 특징으로 하는 박막형성방법.
  26. 제23항에 있어서, 상기 가스를 플즈마화하여 얻어지는 플라즈마는 EBEP(Electron Beam Excited Plasma), ECR(Electron Cyclotron Resonance) 플라즈마 또는 HELICON 플라즈마인 것을 특징으로 하는 박막형성방법.
  27. 제23항에 있어서, 상기 성막실 밖에서 상기 할로겐계 가스를 플라즈마에 의하여 여기하고, 이 할로겐계 가스를 다운플로 방식으로 상기 피처리기체에 공급하는 것을 특징으로 하는 박막형성방법.
  28. 제23항에 있어서, 상기 할로겐계 가스는 NF3가스, CF4가스, F2가스 및 Cl2가스로 된 군에서 선택되는 적어도 1개인 것을 특징으로 하는 박막형성방법.
  29. 제23항에 있어서, 상기 박막은 TiN박막인 것을 특징으로 하는 박막형성방법.
  30. 제29항에 있어서, 상기 원료가스는 TiCl4가스, Ti[N(C2H5)2]4또는 Ti[N(CH3)2]4와 수소가스와 질소가스를 포함하며, 상기 할로겐계 가스는 CF4가스를 포함하는 것을 특징으로 하는 박막형성방법.
  31. 제23항에 있어서, 상기 박막은 Cu박막인 것을 특징으로 하는 박망형성방법.
  32. 제31항에 있어서, 상기 Cu의 원료가스는 Cu(DPM)2가스와 H2가스를 포함하는 것을 특징으로 하는 박막형성방법.
  33. 제23항에 있어서, 상기 피처리기체의 상기 홈 이외의 영역의 상기 박막을 선택적으로 제거하는 공정을 더 구비한 것을 특징으로 하는 박막형성방법.
  34. 값이 3 이상인 높은 애스펙트 비를 가지며, 저부를 향하여 갈수록 개구폭이 좁아지는 테이퍼형상의 홈이 표면에 형성된 피처리기체 위에 박막을 형성하는 박막형성방법으로서, 상기 피처리기체가 수용된 성막실내에 금속물질을 포함하는 원료가스를 도입하는 공정과; 상기 원료가스를 플라즈마화하여 상기 피처리기체 위에 상기 박막을 형성하는 공정과; 상기 성막실내의 상기 피처리기체에 플라즈마에 의하여 여기된 할로겐계 가스를 쪼이고, 이 할로겐계 가스에 의하여 상기 박막의 전면을 에칭하고, 홈의 측벽부에서의 막두께가 다른 부분보다도 얇게 되도록 상기박막을 남겨두고 공정;을 구비한 것을 특징으로 하는 박막형성방법.
KR1019950700876A 1993-07-05 1994-07-05 박막형성방법 KR0181553B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP93-165644 1993-07-05
JP5165644A JPH0722339A (ja) 1993-07-05 1993-07-05 薄膜形成方法
PCT/JP1994/001089 WO1995002076A1 (fr) 1993-07-05 1994-07-05 Procede de formation d'une couche mince

Publications (2)

Publication Number Publication Date
KR950703074A KR950703074A (ko) 1995-08-23
KR0181553B1 true KR0181553B1 (ko) 1999-04-01

Family

ID=15816286

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950700876A KR0181553B1 (ko) 1993-07-05 1994-07-05 박막형성방법

Country Status (4)

Country Link
US (1) US5514425A (ko)
JP (1) JPH0722339A (ko)
KR (1) KR0181553B1 (ko)
WO (1) WO1995002076A1 (ko)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4440386A1 (de) * 1994-11-11 1996-05-15 Pacesetter Ab Elektroden für medizinische Anwendungen
KR0164149B1 (ko) * 1995-03-28 1999-02-01 김주용 타이타늄 카보 나이트라이드층의 개질 방법
US6726776B1 (en) 1995-11-21 2004-04-27 Applied Materials, Inc. Low temperature integrated metallization process and apparatus
US5877087A (en) 1995-11-21 1999-03-02 Applied Materials, Inc. Low temperature integrated metallization process and apparatus
US6077781A (en) * 1995-11-21 2000-06-20 Applied Materials, Inc. Single step process for blanket-selective CVD aluminum deposition
US6066358A (en) * 1995-11-21 2000-05-23 Applied Materials, Inc. Blanket-selective chemical vapor deposition using an ultra-thin nucleation layer
US6120844A (en) * 1995-11-21 2000-09-19 Applied Materials, Inc. Deposition film orientation and reflectivity improvement using a self-aligning ultra-thin layer
JP3254997B2 (ja) * 1995-12-25 2002-02-12 ソニー株式会社 プラズマｃｖｄ方法、およびこれにより形成された金属膜を有する半導体装置
US5989633A (en) * 1996-04-29 1999-11-23 Applied Materials, Inc. Process for overcoming CVD aluminum selectivity loss with warm PVD aluminum
US6001420A (en) * 1996-09-23 1999-12-14 Applied Materials, Inc. Semi-selective chemical vapor deposition
US6537905B1 (en) * 1996-12-30 2003-03-25 Applied Materials, Inc. Fully planarized dual damascene metallization using copper line interconnect and selective CVD aluminum plug
US6110828A (en) * 1996-12-30 2000-08-29 Applied Materials, Inc. In-situ capped aluminum plug (CAP) process using selective CVD AL for integrated plug/interconnect metallization
US6139697A (en) * 1997-01-31 2000-10-31 Applied Materials, Inc. Low temperature integrated via and trench fill process and apparatus
US6139905A (en) * 1997-04-11 2000-10-31 Applied Materials, Inc. Integrated CVD/PVD Al planarization using ultra-thin nucleation layers
JPH1116858A (ja) * 1997-06-21 1999-01-22 Tokyo Electron Ltd 成膜装置のクリーニング方法及び処理方法
US6605531B1 (en) 1997-11-26 2003-08-12 Applied Materials, Inc. Hole-filling technique using CVD aluminum and PVD aluminum integration
US6207558B1 (en) * 1999-10-21 2001-03-27 Applied Materials, Inc. Barrier applications for aluminum planarization
US6656831B1 (en) 2000-01-26 2003-12-02 Applied Materials, Inc. Plasma-enhanced chemical vapor deposition of a metal nitride layer
US7122095B2 (en) * 2003-03-14 2006-10-17 S.O.I.Tec Silicon On Insulator Technologies S.A. Methods for forming an assembly for transfer of a useful layer
US8702927B2 (en) 2009-04-24 2014-04-22 The Trustees Of The University Of Pennsylvania Multiple-electrode and metal-coated probes
JP5594773B2 (ja) * 2010-09-30 2014-09-24 国立大学法人九州大学 選択成膜方法、成膜装置、及び構造体
KR102030797B1 (ko) 2012-03-30 2019-11-11 삼성디스플레이 주식회사 박막 트랜지스터 표시판 제조 방법
JP2022055633A (ja) * 2020-09-29 2022-04-08 東京エレクトロン株式会社 成膜方法及び成膜装置
AR124035A1 (es) 2020-11-10 2023-02-08 Dyno Nobel Asia Pacific Pty Ltd Sistemas y métodos para determinar la profundidad del agua y la profundidad explosiva en barrenos

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58174568A (ja) * 1982-04-08 1983-10-13 Toshiba Corp 金属化合物被膜の形成方法
JPS62274082A (ja) * 1986-05-20 1987-11-28 Toshiba Corp ドライエツチング方法
JP2954219B2 (ja) * 1988-06-08 1999-09-27 レール・リキード・ソシエテ・アノニム・プール・レテユード・エ・レクスプロワタシオン・デ・プロセデ・ジョルジュ・クロード 半導体装置の製造プロセスに適用される改良された選択ｃｖｄ
US5037775A (en) * 1988-11-30 1991-08-06 Mcnc Method for selectively depositing single elemental semiconductor material on substrates
JPH02278534A (ja) * 1989-04-19 1990-11-14 Victor Co Of Japan Ltd 情報記録媒体及びその製造方法
JPH03110842A (ja) * 1989-09-26 1991-05-10 Canon Inc 堆積膜形成法
JPH0594970A (ja) * 1991-10-01 1993-04-16 Toshiba Corp 薄膜形成方法

Also Published As

Publication number Publication date
WO1995002076A1 (fr) 1995-01-19
JPH0722339A (ja) 1995-01-24
KR950703074A (ko) 1995-08-23
US5514425A (en) 1996-05-07

Similar Documents

Publication Publication Date Title
KR0181553B1 (ko) 박막형성방법
US5160407A (en) Low pressure anisotropic etch process for tantalum silicide or titanium silicide layer formed over polysilicon layer deposited on silicon oxide layer on semiconductor wafer
US6074959A (en) Method manifesting a wide process window and using hexafluoropropane or other hydrofluoropropanes to selectively etch oxide
US5472564A (en) Method of dry etching with hydrogen bromide or bromide
US6884318B2 (en) Plasma processing system and surface processing method
US7056830B2 (en) Method for plasma etching a dielectric layer
US7125804B2 (en) Etching methods and apparatus and substrate assemblies produced therewith
KR100595090B1 (ko) 포토레지스트 마스크를 사용한 개선된 엣칭방법
EP0328350A2 (en) Dry etching with hydrogen bromide or bromine
JP2003511857A (ja) 一様な浅いトレンチ・エッチング・プロファイルのための方法
US6103596A (en) Process for etching a silicon nitride hardmask mask with zero etch bias
US20050014372A1 (en) Etching method and plasma etching processing apparatus
JP2004363558A (ja) 半導体装置の製造方法およびプラズマエッチング装置のクリーニング方法
US6027959A (en) Methods for in-situ removal of an anti-reflective coating during a nitride resistor protect etching process
US6066567A (en) Methods for in-situ removal of an anti-reflective coating during an oxide resistor protect etching process
JP4758938B2 (ja) 絶縁膜の形成方法及び絶縁膜の形成装置
JP3094470B2 (ja) ドライエッチング方法
JPH11214356A (ja) シリコン基板のドライエッチング方法
US5509995A (en) Process for anisotropically etching semiconductor material
US7189653B2 (en) Etching method and etching apparatus
JPH05144779A (ja) シリコン酸化膜のドライエツチング方法
JPH1131683A (ja) 半導体装置の製造方法
JP3060677B2 (ja) 反応性ドライエッチング法
JPH07106310A (ja) ドライエッチング方法
JP2000156404A (ja) 素子分離エッチング方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20061124

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee