KR0176111B1 - 반도체 칩 패키지를 성형하는 제조금형 구조 및 이형핀 배치방법 - Google Patents

반도체 칩 패키지를 성형하는 제조금형 구조 및 이형핀 배치방법 Download PDF

Info

Publication number
KR0176111B1
KR0176111B1 KR1019950040241A KR19950040241A KR0176111B1 KR 0176111 B1 KR0176111 B1 KR 0176111B1 KR 1019950040241 A KR1019950040241 A KR 1019950040241A KR 19950040241 A KR19950040241 A KR 19950040241A KR 0176111 B1 KR0176111 B1 KR 0176111B1
Authority
KR
South Korea
Prior art keywords
mold
release pin
semiconductor chip
chip package
pin
Prior art date
Application number
KR1019950040241A
Other languages
English (en)
Other versions
KR970030706A (ko
Inventor
노희선
최희국
조인식
김태형
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019950040241A priority Critical patent/KR0176111B1/ko
Priority to JP8279602A priority patent/JP2801899B2/ja
Priority to DE19644813A priority patent/DE19644813C2/de
Priority to FR9613589A priority patent/FR2740720A1/fr
Publication of KR970030706A publication Critical patent/KR970030706A/ko
Application granted granted Critical
Publication of KR0176111B1 publication Critical patent/KR0176111B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B29—WORKING OF PLASTICS; WORKING OF SUBSTANCES IN A PLASTIC STATE IN GENERAL
    • B29C—SHAPING OR JOINING OF PLASTICS; SHAPING OF MATERIAL IN A PLASTIC STATE, NOT OTHERWISE PROVIDED FOR; AFTER-TREATMENT OF THE SHAPED PRODUCTS, e.g. REPAIRING
    • B29C45/00—Injection moulding, i.e. forcing the required volume of moulding material through a nozzle into a closed mould; Apparatus therefor
    • B29C45/14—Injection moulding, i.e. forcing the required volume of moulding material through a nozzle into a closed mould; Apparatus therefor incorporating preformed parts or layers, e.g. injection moulding around inserts or for coating articles
    • B29C45/14639—Injection moulding, i.e. forcing the required volume of moulding material through a nozzle into a closed mould; Apparatus therefor incorporating preformed parts or layers, e.g. injection moulding around inserts or for coating articles for obtaining an insulating effect, e.g. for electrical components
    • B29C45/14655—Injection moulding, i.e. forcing the required volume of moulding material through a nozzle into a closed mould; Apparatus therefor incorporating preformed parts or layers, e.g. injection moulding around inserts or for coating articles for obtaining an insulating effect, e.g. for electrical components connected to or mounted on a carrier, e.g. lead frame
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B29—WORKING OF PLASTICS; WORKING OF SUBSTANCES IN A PLASTIC STATE IN GENERAL
    • B29C—SHAPING OR JOINING OF PLASTICS; SHAPING OF MATERIAL IN A PLASTIC STATE, NOT OTHERWISE PROVIDED FOR; AFTER-TREATMENT OF THE SHAPED PRODUCTS, e.g. REPAIRING
    • B29C45/00—Injection moulding, i.e. forcing the required volume of moulding material through a nozzle into a closed mould; Apparatus therefor
    • B29C45/17—Component parts, details or accessories; Auxiliary operations
    • B29C45/40—Removing or ejecting moulded articles
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Moulds For Moulding Plastics Or The Like (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

내용없음.

Description

반도체 칩 패키지를 성형하는 제조금형 구조 및 이형핀 배치방법
제1a도는 종래의 반도체 칩 패키지의 성형시 상하금형에 반도체 칩이 투입된 상태로 나타내는 단면도.
제1b도는 종래의 반도체 칩 패키지의 성형시 반도체 칩 패키지가 상하금형에 투입되어 성형되는 상태를 나타내는 단면도.
제1c도는 종래의 반도체 칩 패키지가 성형된 상태를 나타내는 단면도.
제2a도는 종래의 반도체 칩 패키지 상부금형의 윗면 이형핀의 위치를 나타내는 도면.
제2b도는 종래의 반도체 칩 패키지를 하부금형의 밑면 이형핀의 위치를 나타내는 도면.
제3a도는 본 발명의 반도체 칩 패키지의 제도금형의 구조를 나타내는 단면도.
제3b도는 본 발명의 반도체 칩 패키지의 상부금형에 있어서 이형핀의 배치를 나타내는 도면.
제3c도는 본 발명의 반도체 칩 패키지의 하부금형에 있어서 이형핀의 배치를 나타내는 도면.
제3d도는 본 발명의 반도체 칩 패키지의 하부금형에 있어서 이형핀 배치의 다른 실시예를 나타내는 도면.
제3e도는 본 발명의 반도체 칩 패키지의 하부금형에 있어서 이형핀의 배치의 또 다른 실시예를 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명
1, 1' : 드라이브 플레이트 2 : 이형핀 플레이트
3, 3' : 하우징 4 : 1번핀
5, 5' : 금형틀 6 : 캐비티
7 : 리드 프레임 8 : 밑면 이형핀
9 : 윗면 이형핀 10 : 반도체 칩
11 : 와이어 12 : 윗면 중간 이형핀
13 : 밑면 중간 이형핀 100 : 하부금형
101 : 상부금형 102 : 반도체 칩 패키지
본 발명은 반도체 칩 패키지를 성형하는 제조금형에 관한 것으로서, 더욱 상세하게는 리드 프레임의 상부에 실장된 반도체 칩을 보호하기 위해 에폭시 성형수지로 패키징하기 위한 몰딩공정에 사용되는 제조금형으로서, 제조금형에 중간 이형핀을 포함한 다수의 이형핀을 설치하여 반도체 칩 패키지를 제조금형으로부터 손상없이 이형시키기 위한 반도체 칩 패키지를 성형하는 제조금형 구조 및 이형핀 배치방법에 관한 것이다.
반도체 장치로 대표되는 반도체 산업이 현재의 정보화 사회에 있어서 기반산업에 위치하고 있다는 것은 주지의 사실이다.
반도체 장치를 크게 분류하면 다이오드, 트랜지스터 등의 개별 반도체와 직접 회로로 양분된다. 이들 반도체 장치의 생산금액면에서는 직접회로의 비율이 압도적으로 높고, 대략 80% 이상의 비율을 점유하고 있다.
다이오드, 트랜지스터, 직접회로의 반도체 장치는 현재 주로 실리콘 웨이퍼상에 미세한 회로를 형성해서 칩을 만들고 있지만 먼지, 열, 습기, 전기 및 기계적 부하 등의 외부요인에 의한 칩의 손상을 방지하고 장치로써의 신뢰성을 향상시키기 위해 칩 주위를 금속, 세라믹 또는 수지로 봉지한 패키지 형태를 실용화하고 있다.
또한, 퍼스널 컴퓨터를 포함한 각종 전자기기의 소형화,박형화, 고기증화에 대응하여 반도체 패키지도 변화추세의 국면을 맞고 있다.
이러한 요구에 대응하기 위해 멀티칩 모듈의 개발이 활발히 추진되고 있지만 실용화 단계는 아니다.
제1a도는 종래의 반도체 칩 패키지의 성형시 상부 및 하부 금형에 반도체 칩이 투입된 상태를 나타내는 단면도이고, 제1b도는 종래의 반도체 칩 패키지의 성형시 반도체 칩 패키지가 상부 및 하부 금형에 투입되어 성형되는 상태를 나타내는 단면도이며, 제1c도는 종래의 반도체 칩 패키지가 성형된 상태를 나타내는 단면도이다.
반도체 칩 패키지의 제조금형은 상부 금형(101)과 하부 금형(100)이 한 쌍으로 구성된다. 먼저, 제1a도를 참조하여 하부 금형(100)을 설명하면, 드라이브 플레이트(1')의 상부에 이형핀 플레이트(2)가 체결수단(고시안됨)에 의해 고정되어 있고, 그 이형핀 플레이트(2)에는 밑면 이형핀(8)이 고정되어 있다. 또한, 밑면 이형핀(8)에는 하우징(3')이 끼움 결합되어 있고, 그 하우징(3')의 상부에는 캐비티(6)가 형성되어 있는 금형틀(5')이 안착 결합되어 있으며, 그 금형틀(5')의 상부면에는 반도체 칩(10)이 와이어(11)에 의해 전기적으로 연결 구성된 리드 프레임(7)이 안착되어 있다.
전술한 바와 같이 구성된 하부 금형(100)의 상부에 설치되는 상부 금형(101)에 대하여 설명하면 드라이브 플레이트(1)의 하부 밑면에 이형핀플레이트(2)가 체결고정되어 있고, 그 이형핀 플레이트(2)에는 1번핀(4)이 결합되어 있고, 그 대응하는 반방향으로는 윗면 이형핀(9)이 결합되어 있으며, 상기 1번핀(4)과 읫면 이형핀(9)에 끼움 결합된 하우징(3)이 이형핀 플레이트(2)에 끼움 결합되어 있다. 이때, 하우징(3)의 하부에 금형틀(5)이 1번핀(4)과 윗면 이형핀(9)에 끼움결합됨과 동시에 체결고정되어 있다.
제1b도를 참조하여 설명하면, 하부 금형(100)의 금형틀(5')상부면에 안착된 반도체 칩(10)이 실장되어 있는 리드 프레임(7)의 상부에 상부 금형(101)이 맞물려 있고 그 상부금형(101)과 하부 금형(100)의 사이로 성형수지가 주입되어 있다.
또한, 제1c도를 참조하면, 성형수지가 주입된 후 상부 및 하부 금형(100,101)의 드라이브 플레이트(1)가 상승 및 하강되어 반도체 칩 패키지(102)가 성형되어 탈락 가능한 상태를 나타낸 것이다.
제2a도는 종래의 반도체 칩 패키지 상부 금형의 윗면 이형핀의 위치를 나타내는 단면도이고, 제2b도는 종래의 반도체 칩 패키지 하부 금형의 밑면 이형핀의 위치를 나타내는 단면도이다.
먼저, 제1c도를 참조하여 살펴보면, 상기 상부 금형(101)의 금형틀(5)에 끼움 결합되어 있는 1번핀(4)이 좌측 상단에 위치되어 있고 윗면 이형핀(9)이 우측 하단에 위치되어 있다. 또한, 하부 금형(100)의 금형틀(5')에 끼움 결합되어 있는 밑면 이형핀(8)이 금형틀(5') 중단에 좌우대칭되도록 위치되어 있다.
그러나, 반도체 칩 패키지의 성형공정에 있어서, 성형이 완료된 제품을 이형하게 될 때, 에폭시 성형수지와 금형간의 접착이 강할 경우 이형핀 2개로만 이형하게 되면 칩 크랙(CHIP CRACK), 패키지 크랙(PACKAGE CRACK) 또는 리드 프레임과 성형수지가 갈라지는 등의 제품에 치명적인 불량을 유발하는 문제점이 있었다.
따라서, 본 발명의 목적은 반도체 칩에 발생하는 칩 크랙이나 또는 패키지 크랙 그리고 리드 프레임과 성형수지간의 갈라지는 현상을 방지하고 제품의 신뢰성을 향상시키기 위한 반도체 칩 패키지를 성형하는 제조금형 구조 및 이형핀 배치방법을 제공한다.
상기 목적을 달성하기 위한 본 발명은, 반도체 칩 패키지를 성형하기 위한 상부 및 하부 금형으로 제조된 제조금형에 있어서, 상기 반도체 칩 패키지를 상부 및 하부 금형에서 이형시키기 위해서, 상기 하부 금형의 드라이브 플레이트에 고정한 밑면 이형핀의 대칭되는 중앙에 밑면 중간 이형핀이 설치되고, 상기 상부 금형의 드라이브 플레이트에 고정화 1번핀가 윗면 이형핀의 대칭되는 중심선상에 윗면 중간 이형핀이 설치된 것을 특징으로 하는 반도체 칩 패키지를 성형하는 구조를 제공한다.
상기 목적을 달성하기 위한 본 발명은 또한, 반도체 칩 패키지를 성형하기 위한 상부 및 하부 금형으로 구성된 제조금형의 이형핀 배치방법에 있어서, 상기 반도체 칩 패키지를 상기 상부 및 하부 금형에서 이형시키기 위해서, 상기 하부 금형의 금형틀의 좌측 중단부에 위치한 밑면 이형핀 및 우측 중단부에 위치한 밑면 이형핀의 대칭되는 중앙부분에 밑면 이형핀을 배치하고, 상기 상부 금형의 금형틀의 좌측상부에 1번핀 및 우측 하부의 윗면 이형핀의 대칭되는 중앙부분에 윗면 이형핀을 배치하는 것을 특징으로 하는 반도체 칩 패키지를 제조하는 제조금형의 이형핀 배치방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 칩 패키지의 구조를 보다 상세하게 설명하고자 한다.
제3a도는 본 발명의 반도체 칩 패키지의 제조금형의 구조를 나타내는 단면도이고, 제3b도는 본 발명의 반도체 칩 패키지의 상부 금형에 있어서 이형핀의 배치를 나타내는 도면이며, 본 발명의 반도체 칩 패키지의 하부 금형에 있어서 이형핀의 배치를 나타내는 도면이다.
반도체 칩 패키지의 제조금형은 상부 금형(101)과 하부 금형(100)이 한 쌍으로 구성된다. 제3a도를 참조하여 하부 금형(100)에 대하여 설명하면, 드라이브 플레이트(1')의 상부에 이형핀 플레이트(2)가 체결수단(도시안됨)에 의해 고정되어 있고, 그 이형핀 플레이트(2)에는 밑면 이형핀(8)이 대칭적으로 고정되어 있고, 그 밑면 이형핀(8)의 중간에는 밑면 중간 이형핀(13)이 고정되어 있다. 또한, 밑면 이형핀(8)과 밑면 중간 이형핀(13)이 하우징(3')에 끼움 결합되어 있고, 그 하우징(3')의 상부에는 캐비티(6)가 형성되어 있는 금형틀(5')이 안착 결합되어 있으며, 그 금형틀(5')이 상부면에는 반도체 칩 패키지(102)가 성형되어 탈착 가능한 상태로 구성되어 있다.
전술한 바와 같이 구성된 하부 금형(100)의 상부에 설치되는 상부 금형(101)에 대하여 설명하면, 드라이브 플레이트(1)의 하부 밑면에 이형핀 플레이트(2)가 체결고정되어 있고, 그 이형핀 플레이트(2)에는 1번핀(4)이 결합되어 있고, 그 대응하는 반방향측으로는 윗면 이형핀(9)이 결합되어 있으며, 1번핀(4)과 윗면 이형핀(9)의 대칭되는 중심선상에 윗면 중간 이형핀(12)이 결합되어 있으며, 1번핀(4), 윗면 이형핀(9) 및 윗면 중간 이형핀(12)이 하우징(3)에 끼움 결합 되어 있다. 이 때, 하우징(3)의 하부에는 금형틀(5)이 1번핀(4), 윗면 이형핀(9) 및 윗면 중간 이형핀(12)에 끼움결합됨과 동시에 고정되어 있다.
중간 이형핀(12,13)이 배치된 상부 금형(101) 및 하부 금형(101)을 이용한 성형 공정을 설명하면, 먼저 제1b도에 도시된 바와 같이, 하부 금형(100)의 금형틀(5') 상부면에는 반도체 칩(10)이 리드 프레임(7)에 실장되어 있고, 그 반도체 칩(10)이 실장된 리드 프레임(7)의 상부에는 상부 금형(101)이 맞물려 있으며 상부 금형(101)과 하부 금형(100)의 사이로 성형수지가 주입되어 반도체 칩(10)이 봉지된다.
다음으로, 제1c도에 도시된 바와 같이, 성형수지가 주입된 후 상기 상부 및 하부 금형(100, 101)의 드라이브 플레이트(1, 1')가 상승 및 하강된 후, 성형된 반도체 칩 패키지(102)는 중간 이형핀(12, 13)을 포함한 다수의 이형핀(4, 8, 9)에 의해 상부 및 하부 금형(100, 101)에서 탈착 가능한 상태로 이형된다.
한편, 제1b도 및 제1c도에 도시된 제조금형에서, 중간 이형핀(12, 13)이 상부 금형(101) 및 하부 금형(100)에 배치되면, 본 발명에 따른 제조금형과 동일하기 때문에, 제1b도 및 제1c도를 참조하여 성형 공정을 설명한 것이다.
제3d도 및 제3e도는 본 발명의 반도체 칩 패키지의 하부 금형에 있어서, 이형핀의 배치에 대한 2개의 다른 실시예를 도시하고 있다. 한편, 제3d도 및 제3e도는 하부 금형 중에서 이형핀(8, 13)이 배치된 금형틀(5')만을 도시하였다.
제3d도를 참조하면, 금형틀(5')의 좌측 하부에 밑면 이형핀(8)이 배치되고, 우측 상부에 밑면 이형핀(8)이 배치됨과 동시에 그 밑면 이형핀(8)의 대칭 중심선상의 중간부분에 밑면 중간 이형핀(13)이 배치되어 있다.
제3e도를 참조하면, 금형틀(5')의 좌측 상부에 밑면 이형핀(8)이 배치되고, 우측 하부에 밑면 이형핀(8)이 배치됨과 동시에 그 밑면 이형핀 (8)의 대칭되는 중심성상의 중간 부분에 밑면 중간 이형핀(13)이 배치되어 있다.
이상에서와 같은 본 발명의 작용 및 효과를 살펴보면, 상부 및 하부 금형(100, 101)의 드라이브 플레이트(1, 1')가 상하로 이동하고 그 드라이브 플레이트(1, 1')에 끼움 결합되어 있는 윗면 이형핀(9), 1번핀(4) 및 윗면 중간 이형핀(13)이 반도체 칩 패키지(102)의 상부를 압압하고, 밑면 이형핀(8) 및 밑면 중간 이형핀(13)이 반도체 칩 패키지(102)의 하부를 압압함과 상부 하우징(3)이 상승하고 하부 하우징(3')이 하강하여 금형틀(5, 5')에서 반도체 칩 패키지(102)가 탈착된다.
따라서, 본 발명에 따른 구조에 따르면, 중간 이형핀을 포함한 이형핀들이 균형을 이루면서 반도체 칩 패키지를 금형에서 분리시키기 때문에, 칩 크랙, 패키지 크랙을 방지하여 제품의 불량을 방지함과 동시에 품질을 향상시키고 생산성을 향상시킬 수 있는 이점(利點)이 있다.

Claims (4)

  1. 반도체 칩 패키지를 성형하기 위한 상부 및 하부 금형으로 구성된 제조금형에 있어서, 상기 반도체 칩 패키지를 상기 상부 및 하부 금형(100, 101)에서 이형시키기 위해서, 상기 하부 금형(100)의 드라이브 플레이트(1')에 고정한 밑면 이형핀(8)의 대칭되는 중앙에 밑면 중간 이형핀(13)이 설치되고, 상기 상부 금형(101)의 드라이브 플레이트(1)에 고정한 1번핀(4)과 윗면 이형핀(9)의 대칭되는 중심선상에 윗면 중간 이형핀(12)이 설치된 것을 특징으로 하는 반도체 칩 패키지를 성형하는 제조금형 구조.
  2. 반도체 칩 패키지를 성형하기 위한 상부 및 하부 금형으로 구성된 제조금형에 있어서, 상기 반도체 칩 패키지를 상기 상부 및 하부금형(100, 101)에서 이형시키기 위해서, 상기 하부 금형(100)의 금형틀 (5')의 좌측 중단부에 위치한 밑면 이형핀(8) 및 우측 중단부에 위치한 밑면 이형핀(8)의 대칭되는 중앙부분에 밑면 중간 이형핀(13)을 배치하고, 상기 상부 금형의 금형틀(5)의 좌측상부에 1번핀(4) 및 우측 하부의 윗면 이형핀(9)의 대칭되는 중앙부분에 윗면 중간 이형핀(12)을 배치하는 것을 특징으로 하는 반도체 칩 패키지를 제조하는 제조금형의 이형핀 배치방법.
  3. 제2항에 있어서, 상기 반도체 칩 패키지(102)를 이형시키기 위해 상기 하부 금형(100)의 금형틀(5')의 좌측 하부에 위치한 밑면 이형핀(8) 및 우측 상부에 위치한 밑면 이형핀(8)의 대칭되는 중앙부에 밑면 중간 이형핀(13)을 배치시키는 것을 특징으로 하는 반도체 칩 패키지를 제조하는 제조금형의 이형핀 배치방법.
  4. 제2항에 있어서, 상기 반도체 칩 패키지(102)를 이형시키기 위해 상기 하부 금형의 금형틀(5')의 좌측 상부에 위치한 밑면 이형핀(8) 및 우측 하부에 위치한 밑면이형핀(8)의 대칭되는 중앙부에 밑면 중간 이형핀(13)을 배치시키는 것을 특징으로 하는 반도체 칩 패키지를 제조하는 제조금형의 이형핀 배치방법.
KR1019950040241A 1995-11-08 1995-11-08 반도체 칩 패키지를 성형하는 제조금형 구조 및 이형핀 배치방법 KR0176111B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019950040241A KR0176111B1 (ko) 1995-11-08 1995-11-08 반도체 칩 패키지를 성형하는 제조금형 구조 및 이형핀 배치방법
JP8279602A JP2801899B2 (ja) 1995-11-08 1996-10-22 半導体チップパッケージの保護胴体を形成するための金型
DE19644813A DE19644813C2 (de) 1995-11-08 1996-10-29 Formeinrichtung zum Herstellen eines Schutzgehäuses für einen Halbleiterchip
FR9613589A FR2740720A1 (fr) 1995-11-08 1996-11-07 Ensemble de moules pour corps protecteur de boitier de pastille semi-conductrice

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950040241A KR0176111B1 (ko) 1995-11-08 1995-11-08 반도체 칩 패키지를 성형하는 제조금형 구조 및 이형핀 배치방법

Publications (2)

Publication Number Publication Date
KR970030706A KR970030706A (ko) 1997-06-26
KR0176111B1 true KR0176111B1 (ko) 1999-03-20

Family

ID=19433357

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950040241A KR0176111B1 (ko) 1995-11-08 1995-11-08 반도체 칩 패키지를 성형하는 제조금형 구조 및 이형핀 배치방법

Country Status (4)

Country Link
JP (1) JP2801899B2 (ko)
KR (1) KR0176111B1 (ko)
DE (1) DE19644813C2 (ko)
FR (1) FR2740720A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101242441B1 (ko) * 2008-12-19 2013-03-12 세메스 주식회사 반도체소자 몰딩시스템용 금형장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60174242A (ja) * 1984-02-17 1985-09-07 Fuso Light Alloys Co Ltd ダイカスト製品の押出方法及び押出装置
US4575328A (en) * 1984-03-06 1986-03-11 Asm Fico Tooling, B.V. Automatic continuously cycleable molding apparatus
JPS60257528A (ja) * 1984-06-04 1985-12-19 Hitachi Ltd 半導体封止用金型
JPH0574827A (ja) * 1991-09-13 1993-03-26 Fujitsu Miyagi Electron:Kk 半導体装置の製造装置
JPH0679748A (ja) * 1992-09-02 1994-03-22 Toshiba Corp 樹脂封止型半導体装置の製造方法
JPH06302633A (ja) * 1993-04-13 1994-10-28 Fujitsu Ltd 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101242441B1 (ko) * 2008-12-19 2013-03-12 세메스 주식회사 반도체소자 몰딩시스템용 금형장치

Also Published As

Publication number Publication date
JP2801899B2 (ja) 1998-09-21
DE19644813A1 (de) 1997-05-15
FR2740720A1 (fr) 1997-05-09
KR970030706A (ko) 1997-06-26
JPH09181106A (ja) 1997-07-11
DE19644813C2 (de) 1998-11-05

Similar Documents

Publication Publication Date Title
US6630729B2 (en) Low-profile semiconductor package with strengthening structure
KR100280762B1 (ko) 노출 후부를 갖는 열적 강화된 반도체 장치 및 그 제조방법
US6548911B2 (en) Multimedia chip package
TW410444B (en) Substrate having gate slots and molding device and molding method thereof
JP3619773B2 (ja) 半導体装置の製造方法
US5200366A (en) Semiconductor device, its fabrication method and molding apparatus used therefor
EP0623956A2 (en) A semiconductor device having no die supporting surface and method for making the same
US5637914A (en) Lead frame and semiconductor device encapsulated by resin
JP3332654B2 (ja) 半導体装置用基板、半導体装置および半導体装置の製造方法
US6677665B2 (en) Dual-die integrated circuit package
US20110260310A1 (en) Quad flat non-leaded semiconductor package and fabrication method thereof
JP3879823B2 (ja) 薄型半導体装置のモールド方法及びそのモールド金型
KR0176111B1 (ko) 반도체 칩 패키지를 성형하는 제조금형 구조 및 이형핀 배치방법
US6921967B2 (en) Reinforced die pad support structure
JP4202632B2 (ja) 一括封止型半導体パッケージの樹脂封止構造およびその製造装置
US5811132A (en) Mold for semiconductor packages
JPH06151703A (ja) 半導体装置及びその成形方法
KR102563273B1 (ko) 반도체 패키지의 제조 방법
JP2018056310A (ja) 樹脂封止金型およびそれを用いた半導体装置の製造方法
KR100418512B1 (ko) 반도체 팩키지 몰딩용 금형 및 그 금형의 사용 방법
JPH05267531A (ja) 樹脂封止型半導体装置とその製造方法
KR100726778B1 (ko) 반도체 패키지용 리드 프레임 및 반도체 패키지 제조방법
KR0142757B1 (ko) 범프형 에어벤트킷트를 갖는 반도체 패키지 금형
KR200234174Y1 (ko) Bga 반도체패키지의 패키지성형 몰드금형 구조
JPH11284002A (ja) 半導体素子の樹脂封止装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20081103

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee