KR0171071B1 - 반도체 메모리 제조방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 제조 방법에 관한 것으로서, 반도체기판에 국부산화공정으로 액티브영역과 필드영역을 구분하는 단계와, 기판의 액티브영역 하부에 산소이온을 주입하는 단계와, 기판의 액티브 영역 상에 잔류되도록 질화막을 형성하는 단계와, 기판을 어닐링을 하여 주입된 산소이온을 활성화시킴으로써 매몰산화층을 형성하는 단계와, 질화막을 제거하는 단계와, 기판의 액티브영역에 메모리셀을 형성하는 단계를 포함하여 이루어지는 것이 특징이다.
Description
제1도는 종래의 방법에 의해 완성된 디램셀을 도시한 도면.
제2도는 SOI공정을 이용하여 완성한 디램셀을 도시한 도면.
제3도는 본 발명에 의한 제조 공정을 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
10,20,30 : 반도체 기판 11,21,31 : 필드영역
12,22,32 : 드레인 13,23,33 : 소오스
14,24,34 : 폴리실리콘 게이트 15,25,35 : 절연 산화막층
16,26,36 : 캐패시터의 노드 17,27,37 : 캐패시터의 유전체막
18,28,38 : 캐패시터의 플래이트 29,39 : 매몰산화층
40 : 질화막
본 발명은 반도체 메모리 제조 공정에 관한 것이다.
ULSI 디램(Ultra Large-Scale Integration DRAM)에 있어서, 디램칩의 팩케이지(Package)에 사용되는 재료에 포함된 우라늄(U)이나 토륨(Th)에서 방사되는 알파 입자나 우주선 등에 의한 소프트 에러(기억정보 파괴 현상)현상이 자주 발생한다.
종래의 디램셀 중 1트랜지스터와 1캐패시터로 구성된 디램셀을 그단면이 제1도에 도시한 바와 같은데, 이를 참조하며 종래기술을 설명하면 다음과 같다.
먼저, 기판(10)위에 국부산화공정으로 액티브영역과 필드영역(11)을 구분한다.
그리고, 그 전면에 게이트절연층을 형성하고, 폴리실리콘을 증착하고 포토레지스터를 도포하며, 사진식각공정을 이용하여 마스크패턴을 형성하여, 폴리실리콘 게이트(14)를 정의한 마스크패턴을 이용하여 폴리실리콘을 식각하여 게이트(14)를 형성한다.
형성된 게이트(14)와 두꺼운 산화막층(필드영역)(11)을 마스크로 사용하여, 고농도이 불순물이온을 주입하여서 드레인(12) 및 소오스영역(13)을 형성한다.
다시, 절연산화막층(Insulating Oxide)(15)을 형성하기위해 산화막을 증착한다.
여기에, 사진식각공정을 이용하여 캐패시터의 노드(16)가 될 영역을 정의한 마스크패턴을 형성한다.
마스크패턴을 이용하여 산화막을 식각하여, 캐패시터의 노드(16)가 될 영역에 콘택홀을 형성한다.
그다음 공정으로, 폴리실리콘을 증착한다음, 사진식각공정으로 캐패시터의 노드(16)의 마스크패턴을 형성하고, 폴리실리콘을 식각하여, 캐패시터의 노드(16)를 형성한다.
포토레지스터를 제거하고, 그위에 캐패시터의 유전체막(17)을 증착하고, 이어서 캐패시터의 플래이트(18)로 사용될 폴리실리콘을 증착한다.
그 전면에 포토레지스터를 도포하고, 사진식각공정을 이용하여 노광 및 현상으로 캐패시터의 플래이트영역(18)을 정의한 마스크패턴을 형성한다.
마스크패턴을 사용하여서, 절연산화막(15)을 식각정지층으로 하여 폴리실리콘과 유전체막층을 식각하여, 캐패시터의 플래이트(18)와 유전체막층(17)을 형성한다.
이후의 공정으로는, 층간막의 증착과 PSG(Phospho-Silicate Glass)증착등의 공정을 계속 진행시켜 디램셀을 완성한다.
이상 설명한 종래의 기술에서는, ULSI 디램에 있어서 α입자에의한 소프트 에러를 줄이기 위해 캐패시터의 용량을 20-30εF(epsilon Farad)으로 유지시켜야기 때문에 캐패시터의 영역 확보가 어려우므로 공정단가의 증가와 생산성의 감소 요인이 되어 왔다.
또한 제2도에 도시된 바와 같이, 액티브영역과 필드영역(21)에 매몰산화층(29)을 형성하고, SOI공정을 이용해서 완성한 디램 셀은 α입자에 의한 소프트에러를 현저히 감소시키고, 캐패시터의 용량도 5-10εF으로 낮출수 있지만, 트랜지스터와 캐패시터의 각 층(Layrer)간의 압력(stress)에의한 디램셀의 결함이 많이 발생하여 생산성을 고려하여 사용하지 않는다.
본 발명은 이러한 문제점들을 해결하기 위한 반도체 메모리 제조방법에 관한 것으로서, 산소이온주입(Oxygen Ion Implantation)을 이용하여 액티브(Active)영역의 하부에만 매몰산화층(Buried Oxide)을 형성시킴으로서, 알파입자(α-particle)에 의한 소프트에러(Soft-Error)를 줄임으로써 캐패시터의 영역확보가 쉬워지게 하고, 트랜지스터 및 캐패시터의 각 층(Layrer)간의 압력(stress)에의한 결함(Defect)을 현저하게 줄일수 있어서 디램(Dynamic Random Access Memory)의 공정단가의 증가 혹은 생산성감소의 문제점등을 해결한 것이다.
본 발명의 반도체 메모리 제조방법은 반도체기판에 국부산화공정으로 액티브영역과 필드영역을 구분하는 단계와, 기판의 액티브영역하부에 산소이온을 주입하는 단계와, 기판의 액티브영역 상에 잔류되도록 질화막을 형성하는 단계와, 기판을 어닐링을 하여 주입된 산소이온을 활성화시킴으로써 매몰산화층을 형성하는 단계와, 질화막을 제거하는 단계와, 기판의 액티브영역에 메모리셀을 형성하는 단계를 포함하여 이루어지는 것이 특징이다. 본 발명은 국부산화공정으로 액티브영역과 필드영역을 구분한후에, 액티브영역에만 산소이온주입을 실시하고 질화막을 증착한 다음, 질소가스 분위기의 전기로 안에서 아닐링을 하여, 매몰산화층을 형성함으로서, 캐패시터의 영역확보를 쉽게하며, 트랜지스터와 캐패시터의 각 증간의 압력에의한 결함을 줄일수 있는 제조방법이다.
이제 첨부된 도면을 참조하여 본 발명을 상세히 설명하겠다.
제3도의 (a)는 산소이온주입을 도시한 단면도이고,
제3도의 (b)는 매몰산화층을 도시한 단면도이다.
제3도의 (a)에 도시된 바와 같이, 기판(30)위에 국부산화공정으로 액티브영역과 필드영역(31)을 구분한다.
그리고, 폴리실리콘증착공정 전에, 매몰산화층(39)을 형성하기 위해 트랜지스터의 드레인(32)과 소오스가(33)될 영역의 하부에 이온을 주입을 한다.
이때, 액티브영역에는 마스크가 형성되어 있지않아서 액티브영역 전체가 이온주입이 되지만, 필드영역(31)은 두꺼운 산화막층이 마스크 역할을 하여서 이온주입이 되지 않는다.
그다음 공정으로, 열처리등의 공정중에서 산화막에 불순물이 침입하여 확산되는 것을 막기위하여 액티브영역위에 질화막(40)을 형성한다.
제3도의 (b)에 도시된 바와 같이, 질소가스(N) 분위기의 전기로에 넣어서 아닐링(Annealing)공정으로 주입된 이온을 활성화시켜 매몰산화층(39)을 형성한다.
이때, 매몰산화층(39)은 아닐링공정 중에 필드영역(31)과 연결될 수도 있다.
제3도의 (c)에 도시된 바와 같이, 이후에 이어지는 공정은 종래의 일반적인 공정을 계속 진행시켜 디램 셀을 완성한다.
즉, 질화막을 식각하고, 그 전면에 게이트절연층을 형성하고, 폴리실리콘을 증착하고 사진식각공정을 이용하여 마스크패턴을 형성하여, 폴리실리콘 게이트(34)를 정의한 마스크패턴을 이용하여 폴리실리콘을 식각하여 게이트(34)를 형성한다.
형성된 게이트(34)와 두꺼운 산화막층(필드영역)(31)을 마스크로 사용하여, 고농도의 불순물이온을 주입하여서 드레인(32) 및 소오스영역(33)을 형성한다.
다시, 절연산화막층(Insulating Oxide)(35)을 형성하기위해 산화막을 증착한다.
여기에, 사진식각공정을 이용하여 캐패시터의 노드(36)가 될 영역을 정의한 마스크패턴을 형성한다.
마스크패턴을 이용하여 산화막을 식각하여, 캐패시터의 노드(36)가 될 영역에 콘택홀을 형성한다.
그다음 공정으로, 폴리실리콘을 증착한다음, 사진식각공정으로 캐패시터의 노드(36)의 마스크패턴을 형성하고, 폴리실리콘을 식각하여, 캐패시터의 노드(36)를 형성한다.
포토래지스터를 제거하고, 그위에 캐패시터의 유전체막(37)을 증착하고, 이어서 캐패시터의 플래이트(38)로 사용될 폴리실리콘을 증착한다.
사진식각공정을 이용하여 노광 및 현상으로 캐패시터의 플래이트영역(38)을 정의한 마스크패턴을 형성한다.
마스크패턴을 사용하여서, 절연산화막(35)을 식각정지층으로 하여 폴리실리콘과 유전체막층을 식각하여, 캐패시터의 플래이트(38)와 유전체막층(37)을 형성한다.
이후의 공정으로는, 층간막의 증착과 PSG(Phospho-Silicate Glass)증착등의 공정을 계속진행 시켜 디램셀을 완성한다.
본 발명에 의한 공정을 이용하여 산화이온주입을 하여 액티브영역하부 영역에 매몰산화층을 형성시킴으로서, 트랜지스터와 캐패시터의 각 층간의 압력에의한 결함이 생기는 것을 현저하게 줄이는 효과를 얻게되고, α입자에 의한 소프트에러를 줄이게 되어서 캐패시터의 영역 확보가 쉬워지므로, 디램의 공정단가가 감소하고 생산성이 증가하는 효과를 얻게되었다.
Claims (3)
- 반도체 메모리 제조 공정에 있어서, 반도체 기판에 국부산화공정으로 액티브영역과 필드영역을 구분하는 단계와, 상기 기판의 액티브영역 하부에 산소이온을 주입하는 단계와, 상기 기판의 액티브영역 상에 잔류되도록 질화막을 형성하는 단계와, 상기 기판을 어닐링을 하여 상기 주입된 산소이온을 활성화시킴으로써 매몰산화층을 형성하는 단계와, 상기 질화막을 제거하는 단계와, 상기 기판의 액티브영역에 메모리셀을 형성하는 단계를 포함하여 이루어지는 반도체 메모리 제조 방법.
- 제1항에 있어서, 아닐링 단계에서 불활성가스로는 질소가스를 사용하는 것이 특징인 반도체 메모리 제조방법.
- 제1항에 있어서, 아닐링단계에서 주입된 이온을 활성화시켜 매몰산화층을 필드영역과 연결되게하는 것이 특징인 반도체 메모리 제조 방법.
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| KR1019940016528A KR0171071B1 (ko) | 1994-07-09 | 1994-07-09 | 반도체 메모리 제조방법 |
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| KR1019940016528A KR0171071B1 (ko) | 1994-07-09 | 1994-07-09 | 반도체 메모리 제조방법 |
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| KR960006022A KR960006022A (ko) | 1996-02-23 |
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|---|---|---|---|---|
| KR19980060601A (ko) * | 1996-12-31 | 1998-10-07 | 김영환 | 반도체 소자의 캐패시터 제조방법 |
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1994
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| KR960006022A (ko) | 1996-02-23 |
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