KR0169269B1 - 수지밀봉된 반도체장치 및 그 제조방법 - Google Patents

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가즈히코 이노우에
소우이치 이마무라
마사노리 오치
시게히로 호소이
도루 스가
다카시 기무라
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사토 후미오
가부시키가이샤 도시바
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Abstract

본 발명의 반도체장치는, 이종(異種)의 접합을 갖는 반도체기판상에 형성된 활성층과, 소스영역, 드레인영역, 위면의 면적이 아래면의 면적보다 큰 단면형상의 T자형 게이트전극, 적어도 상기 활성층과 상기 게이트전극의 노출된 표면을 피복하는 제1유전층 및, 이 제1유전층을 둘러싸는 제2유전층을 갖추고 있다. 이 반도체장치에 있어서, 상기 제1 및 제2유전층의 비유전율을 각각 ε(1), ε(2)로 한 경우, ε(1)ε(2)이고, 상기 제1유전층의 물흡수율이 상기 제2유전층의 물흡수율보다 크다.

Description

수지밀봉된 반도체장치 및 그 제조방법
제1도는 종래의 반도체장치(제1종래예)의 구조를 나타낸 단면도.
제2도는 몰드 밀봉(molded seal)을 이용하여 제조한 반도체장치(제2종래예)의 구조를 나타낸 단면도.
제3도는 제2종래예의 게이트 미세라인 부근의 확대 단면도.
제4도는 본 발명의 반도체장치의 제1실시예의 구조를 나타낸 단면도.
제5도는 제4도에 도시한 반도체장치를 위면으로부터 본 구조를 나타낸 단면도.
제6도는 본 발명의 반도체장치의 게이트 미세라인 부근의 확대 단면도.
제7도는 본 발명의 반도체장치의 제2실시예의 구조를 나타낸 단면도.
제8도는 종래예와 본 발명의 반도체장치에서의 주파수 f=12[GHz]에 대한 잡음지수 NF[dB]의 분포를 비교한 도면.
제9도는 종래예와 본 발명의 반도체장치에서의 주파수 f=12[GHz]에 대한 잡음지수(NF[dB])를 나타낸 잡음 특성도.
제10도는 본 발명의 반도체장치에서의 절연층(SiN층)의 막두께[Å]에 대한 잡음지수(NF[dB])의 변화를 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 활성층
3 : 소스전극 4 : 드레인전극
5 : 게이트 미세전극 6 : 절연층(SiN층)
7 : 제1유전층 8 : 제2유전층
12 : 전류채널부
[산업상의 이용분야]
본 발명은 반도체장치에 관한 것으로, 특히 초고주파수대에 있어서 저가로 제조할 수 있고, 칩성능의 열화가 작으며, 높은 신뢰성을 갖는 몰드수지 밀봉형의 반도체장치 및 그 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
제1도는 종래의 반도체장치(제1종래예)의 구조를 나타낸 단면도이다.
초고주파수의 증폭 등에서 사용되는 반도체장치, 예컨대 전계효과형 트랜지스터(HEMT를 포함한다)의 반도체칩에서는, 잡음특성(NF)의 향상, 이득(Ga)의 증대 등의 성능 실현을 위해 미세라인 게이트전극(이하, 게이트 미세라인이라 한다)을 드레인전극 및 소스전극간에 형성한다. 특히, 잡음특성(NF)은 0.55dB 이상으로 할 필요가 있다.
통상, 이 반도체칩은 상술한 NF특성, Ga특성 등을 효율좋게 인출하기 위해 세라믹을 베이스로 한 외위기(enclosure device)(세라믹계 밀봉캡; 112)로 봉입(封入)된다. 이것을 「세라믹 밀봉(ceramic seal)」이라 한다.
이 방법은, 칩의 위면과 아래면이 봉입가스 예컨대 질소가스에 피복되는 소위 「중공 밀봉(air seal)」이다. 이 봉입가스는 비유전율(ε)이 1이고, 유전손실각의 탄젠트(tanδ)가 거의 0이다. 이 가스는 고주파에서의 전력손실이 없는 이상적인 유전체이기 때문에, 세라믹 밀봉은 고주파수대에서의 반도체소자의 성능열화를 최소로 억제하는 방법중에서 가장 일반적인 방법이다.
그러나 이 방법은, 부재(part material) 비용이 높고, 또 캡밀봉 및 기밀도검사가 필요한 등 생산효율이 낮기 때문에, 제조비용이 높아지는 결점을 갖는다.
제1종래예의 문제에 대한 대책, 예컨대 부재 비용이 높다는 문제에 대한 대책으로서「몰드 밀봉(molded sealing)」이 있다.
제2도는 이 몰드 밀봉을 이용한 본 발명의 반도체장치의 제2종래예의 단면도이고, 제3도는 제2종래예의 게이트 미세라인(105) 부근의 확대 단면도이다.
이 제2종래예의 제조에 이용되는 방법에서는, 통상 칩 표면에 형성되는 게이트 미세라인(105)의 봉입부재, 예컨대 제1도 및 제2도에 나타낸 바와 같은 에폭시수지(108)에 혼입되어 있는 돌기형상의 석영글래스, 즉 필러(filler)가 칩의 표면에 접촉하여 게이트 미세라인(105)에 기계적 손상을 준다. 이러한 손상으로부터 보호하기 위해, 질화막 또는 산화막 등과 같은 유전막(106), 예컨대 제2도 및 제3도에 나타낸 SiN층(106)을 피복하는 구조로 한다. 더욱이, 유전막(106)의 두께는 보호효과를 적절히 유지하기 위해 5000Å 이상으로 설정한다.
그렇지만, 이 제2종래예의 제조에 이용되는 방법에서는, 예컨대 유전막(106)을 CVD법을 이용하여 형성하는 경우, CVD막의 비유전율이 높기 때문에(5∼9), 게이트용량의 증가에 의해 잡음지수(NF)가 악화된다는 문제가 있다.
특히, 게이트저항을 저감하기 위해, 게이트 미세라인(105)의 단면형상을 T형(形)으로 하고 있는 경우에는, 차양(pent-roof; 109)의 하부와 채널간에 밀봉재가 삽입되기 때문에, 게이트용량의 증대가 보다 현저해진다. 또, 유전막(106)을 절연층으로서 기능시키는 경우에는, 절연층의 막두께를 증가시킴으로써 막응력이 칩표면에 전단응력(shear stress)으로 작용하여 게이트 미세라인(105)이 절단되는 등, 신뢰성의 악화를 초래하는 문제가 있다.
이상과 같이, 종래의 초고주파수용 반도체장치에 이용되는 세라믹 밀봉에서는, 고주파수대에서의 잡음지수(NF)의 저감, 이득의 저감 등의 특성의 열화를 최소한으로 억제할 수 있지만, 부재 비용이 높고, 또 캡밀봉 및 기밀도검사가 필요한 등 생산효율이 낮기 때문에 제조비용이 높아진다는 문제가 있다.
더욱이, 부재 비용이 높다는 문제에 대한 대책으로서의 몰드 밀봉에서는, 게이트 미세라인의 손상을 보호하기 위해 유전막을 갖춘 칩을 피복하지만, 비유전율이 높기 때문에 게이트용량의 증가에 의해 잡음지수가 악화되고, 또 막두께를 증가시킴으로써 막응력이 칩표면에 전단응력으로 작용하여 게이트 미세라인이 절단되는 등, 신뢰성의 악화를 초래하는 문제가 있다.
[발명의 목적]
따라서, 본 발명은 상기한 종래의 반도체장치의 문제점을 해결하기 위해 이루어진 것으로, 초고주파수대에 있어서 칩의 성능열화가 작고, 제조비용이 낮으며, 높은 신뢰성을 갖는 반도체장치 및 그 제조방법을 제공함에 그 목적이 있다.
[발명의 구성]
본 발명에 따른 1실시예에 의하면, 이종(異種)의 접합을 갖는 반도체기판상에 형성된 활성층과, 소스영역, 드레인영역, 위면의 면적이 아래면의 면적보다 큰 단면형상의 게이트전극, 적어도 상기 활성층과 상기 게이트전극의 노출된 표면을 피복하는 제1유전층 및, 이 제1유전층을 둘러싸는 제2유전층을 구비하고, 상기 제1 및 제2유전층의 비유전율을 각각 ε(1), ε(2)로 한 경우, ε(1)ε(2)이고, 상기 제1유전층의 물흡수율이 상기 제2유전층의 물흡수율보다 큰 것을 특징으로 한다.
본 발명의 다른 실시예에 의하면, 상기 반도체장치에 있어서, 상기 제1유전층은 플루오르화수지층으로부터 제조된다.
상기 반도체장치에 있어서, 상기 제2유전층은 에폭시수지층으로부터 제조된다.
상기 반도체장치에 있어서, 상기 제1유전층의 비유전율[ε(1)]은 2.1이하이다.
상기 반도체장치에 있어서, 상기 제1유전층은 적어도 상기 게이트전극에 접촉한 상태에서 피복하고 있다.
상기 반도체장치에 있어서, 상기 제1유전층은 적어도 두께 0.1μm 이하의 절연층을 매개로 상기 게이트전극을 피복하고 있다.
상기 반도체장치에 있어서, 상기 반도체장치는 4HGz 이상의 고주파수대에서 사용된다.
상기 반도체장치에 있어서, 상기 절연층은 SiN층으로 이루어진다.
[실시예]
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
[제1실시예]
제4도 및 제5도는 본 발명의 반도체장치의 구조를 나타낸 단면도이고, 제6도는 이 반도체장치의 게이트 미세라인 부근의 상세 단면도이다.
제4도는 반도체칩의 실시예의 단면도이고, 제5도는 제4도에 도시한 반도체장치를 위면으로부터 본 단면도이다.
본 실시예의 반도체장치는, 몰드수지 밀봉형의 구조를 갖춘 전계효과 트랜지스터이다. 제4도, 제5도 및 제6도에 나타낸 본 실시예의 반도체장치는, 반도체기판(1)상에 형성된 활성층(2)과, 소스전극(3), 드레인전극(4) 및 게이트 미세라인(5)을 포함하고 있다. 게이트 미세라인(5)은, 게이트 저항을 저감하기 위해 위면의 면적이 아래면의 면적보다 큰 단면(T형)형상으로 되어 있다.
활성층(2)의 전류채널부(12), 소스전극(3), 드레인전극(5) 및 게이트 미세라인(5)은 제1유전층(7)으로 피복되어 있다.
제2유전층(8)은 제1유전층(7)을 피복한다. 여기서, 제1유전층(7)은 플루오르화수지층으로 형성되고, 제2유전층(8)은 에폭시수지재로 형성된다. 그리고 제1유전층(7) 및 제2유전층(8)의 물성치(physical value)는 다음과 같이 주어진다. 제1 및 제2유전층(7,8)의 비유전율을 각각 ε(1) 및 ε(2)로 하고, 제1 및 제2유전층(7,8)의 유전손실각의 탄젠트(tangent)를 각각 tanδ(1) 및 tanδ(2)로 한다. 본 실시예는, 제1 및 제2유전층(7,8)의 비유전율간의 관계가 ε(1)ε(2)이고, 유전손실각의 탄젠트간의 관계가 tanδ(1)tanδ(2)로 되도록 구성된다. 더욱이, 제1 및 제2유전층(7,8)의 영율(Young's modulus)을 각각 Y(1) 및 Y(2)로 한 경우, 관계 Y(1)Y(2)가 만족된다. 여기서, 제1유전층(7)인 플루오르화수지층 및 제2유전층(8)인 에폭시수지재의 물성치를 비교하면 다음 표와 같이 된다.
상기 재료로 형성한 소망하는 반도체장치가 고주파대수에서 사용되는 경우, 잡음특성(NF)은 0.55dB 이하로 향상시킬 수 있고, 이득(Ga)의 값은 증가시킬 수 있다. 더욱이, 소망하는 반도체장치에서는 제1유전층(7)이 플루오르화수지로 형성되는데, 이 플루오르화수지는 제2유전층(8)을 형성하는 에폭시수지보다 더 좋은 내수성(water resistance)을 나타낸다. 이에 따라, 전극금속이 부식하기 어렵게 되므로, 반도체장치의 수명이 길어진다. 특히, 게이트 미세라인(5)은 약 0.1∼0.5μm의 가는 선으로 제조되기 때문에, 물에 의해 쉽게 부식된다는 결점을 갖는다. 그러나, 제1유전층(7)에 의해 외부의 물 및 습기가 침입하는 것을 방지할 수 있게 된다.
더욱이, 전극금속에 기인하는 마이그레이션(migration)현상이 발생하지 않게 되어, 전극간의 전기적 단락이 일어나지 않게 된다.
[제2실시예]
제7도는 본 발명의 반도체장치의 제2실시예의 구조를 나타낸 단면도이다. 본 실시예의 반도체장치는, 활성층(2)상에 형성된 소스전극(3) 및 드레인전극(4), 게이트 미세라인(5)과 제1유전층(7)간에 형성되며 적어도 두께가 0.1[μm](1000[Å]) 이하인 절연층(6; 이 실시예에서는 SiN층)을 갖추고 있다. 모든 다른 점에서, 이 실시예는 제1실시예와 동일하다. 또 특성도 동일하므로, 동일하거나 대응하는 부분에는 동일한 참조부호를 붙이고, 그에 대한 상세한 설명은 생략하기로 한다.
이러한 구성을 갖는 본 발명의 제2실시예의 반도체장치에서는, 게이트 파일(gate file)을 피복하는 절연층(6)의 두께가 제10도에 나타낸 바와 같이 거의 1000[Å] 이하이기 때문에, 잡음지수(NF)가 증대되지 않는다. 더욱이, 절연층(6)의 물흡수율은 플루오르화수지의 물흡수율보다 작다. 게다가, 절연층(6)이 게이트 미세라인(5)에 대한 각종 용제(solvent)의 영향을 방지할 수 있는 반도체장치를 얻을 수 있게 된다.
본 발명의 제2실시예에 대한 제1제조방법은 다음과 같다. 본 발명의 제1실시예에 대한 제조방법은, 절연층(6)이 형성되지 않는 점을 제외하고는 이 방법과 동일하므로, 그에 대한 설명은 생략한다.
(1) 먼저, 활성층(2)이 형성된 반도체기판(1)상에 소스전극(3), 드레인전극(4) 및 T형의 게이트 미세라인 또는 와이어(5)를 형성한 다음, 800[Å]의 두께를 갖는 SiN층(6)을 퇴적한다. 여기서, 이 SiN층(6)은 다음의 단계 (2)∼(4)에 사용되는 용제 등의 게이트 미세와이어(5)에 대한 각종 화학적인 영향을 방지할수 있다.
(2) 다음에, 본딩패드의 접촉을 위한 개구를 설치한 후, 리프트 오프(lift off)법을 이용하여 Au/Pt/Ti의 적층금속으로 본딩패드를 형성한다.
(3) 이어서, 웨이퍼 이면 가공 및 다이싱을 수행하여 칩을 형성한 다음, 프레임 탑재 및 본딩을 행한다.
(4) 그런 다음, 불소계 폴리머를 함유한 용제를 칩에 떨어뜨리고, 150[℃]의 오븐에서 60[분]간 베이킹(baking)한 후, 캡슐에 싼 용매를 증발시킴으로써, 플루오르화수지층(7)을 형성한다.
(5) 그 후, 트랜스퍼 몰드법을 이용하여 에폭시수지(8)로 칩을 밀봉한다. 이후, 리드의 절단, 정형(shaping) 등 일련의 공정을 거쳐 반도체장치를 완성한다.
또, 본 발명의 제2실시예에 대한 제2제조방법은 다음과 같다.
(1), (2) 제1제조방법에서의 (1) 및 (2)와 동일한 방법을 이용하여 본딩패드까지 형성한다.
(3) 다음에, 감광성의 불소계 폴리머를 함유한 용제를 웨이퍼상에 스핀 코팅(spin-coating)하고, 프리베이킹(prebaking)으로 용제를 증발시켜서 플루오르화수지층(7)을 형성한다.
(4) 이어서, 포토리소그래피를 이용하여 플루오르화수지층(7)의 본딩영역을 개공한다.
(5) 제1의 제조방법과 마찬가지로, 트랜스퍼 몰드법에 의해 에폭시수지층(8)으로 칩을 밀봉하고, 리드의 절단, 정형 등의 일련의 공정을 거쳐 반도체장치를 완성한다.
상술한 제조방법에 의해 형성된 본 실시예의 반도체장치에서는, 게이트 전극(5)의 부근을 저유전상수(예컨대, 비유전율(ε)=2.2이하), 저유전손실각 탄젠트(예컨대, tanδ=0.001이하)의 제1유전층(7)으로 피복함으로써, 게이트용량(Cgs) 및 게이트저항(Rg)을 저감시킬 수 있고, 다음 식으로 근사하되는 잡음지수(NF)를 감소, 즉 잡음특성을 향상시킬 수 있게 된다.
NF=10log{1+2π×Kf×f×Cgs((Rs+Rg)/gm) }
여기서, Kf는 조립지수(fitting factor), f는 주파수, Rs는 소스저항, gm은 상호 컨덕턴스이다.
더욱이, 몰드수지부재(에폭시수지부재로 형성된 제2유전층(8))와 칩간에 개재(介在)시키는 수지(플루오르화수지층으로 형성된 제1유전층(7))이 필러에 대한 방어벽으로 된다. 또, 플루오르화수지층으로 형성된 제1유전층(7)의 영율을 작게 함으로써, 몰드수지부재와 칩간에 생기는 국소응력(localized stress)에 대한 완충재로 된다. 그 결과, 반도체장치의 신뢰성의 향상을 도모할 수 있게 된다.
제8도, 제9도, 제10도는 본 실시예의 반도체장치를 이용하여 얻은 물성치의 실험결과를 나타낸 것이다.
제8도는 종래예와 본 실시예의 반도체장치(각각 시료수는 20[개])에 대해 주파수 f=12[GHz]에서의 잡음지수(NF[dB])의 분포를 나타낸 것이다. 이 결과로부터, 본 발명에 의해 잡음지수(NF)가 저감되고 있음을 분명히 알 수 있다.
제9도는 종래예와 본 실시예의 반도체장치(각각 시료수는 5[개])에 대해 주파수 f[GHz]에 대한 잡음지수(NF[dB])의 변화를 나타낸 것이다. 이 결과로부터, 본 발명에 의해 4[GHz] 이상의 초고주파수대에 있어서 잡음특성의 개선효과가 보다 현저히 나타나고 있음을 분명히 알 수 있다.
제10도는 본 실시예의 반도체장치에 대해 절연층(6; SiN층)의 막두께[Å]에 대한 잡음지수(NF[dB])의 변화를 나타낸 것이다. 이 결과로부터, 절연층(6)의 막두께는 1000[Å] 이하가 적당함을 분명히 알 수 있다.
한편, 본원 청구범위의 각 구성요건에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명의 몰드수지 밀봉형 반도체장치에 의하면, 적어도 전류채널과 게이트전극을 제1유전층으로 피복한다. 더욱이, 제1유전층을 제2유전층으로 둘러싸고, 게이트전극을 저유전상수(예컨대, 비유전율(ε)=2.2이하), 저유전손실각 탄젠트(예컨대, tanδ=0.001이하)의 제1유전층(플루오르화수지층)으로 피복하도록 했으므로, 게이트용량 및 게이트저항을 저감시킬 수 있고, 잡음지수(NF)를 감소시킬 수 있다. 특히, 초고주파수대에서 좋은 잡음특성을 갖는 반도체장치를 제공할 수 있게 된다.
또, 제1유전층의 물흡수율이 제2유전층의 물흡수율보다 낮기 때문에, 방수(water-proof)특성이 강한 반도체장치를 얻을 수 있게 된다.
더욱이, 제2유전층(에폭시수지층)과 칩간에 개재(介在)시키는 제1유전층(플루오르화수지층)이 제2유전층에 함유되는 필러에 대한 방어벽으로 되고, 특히 제1유전층의 영율을 작게 함으로써, 이 층이 제2유전층과 칩간에 생기는 국소응력에 대한 완충재로 된다. 그 결과, 반도체장치의 신뢰성의 향상을 도모할 수 있게 된다.
또, 제1유전층이 적어도 두께 0.1μm 이하의 절연층을 매개로 게이트전극을 피복하도록 함으로써, 제조공정에서의 특성의 열화를 방지할 수 있게 된다.

Claims (10)

  1. 이종(異種)의 접합을 갖는 반도체기판(1)상에 형성된 활성층(2)과, 소스영역(3), 드레인영역(4), 상기 활성층으로부터 이격하여 면하는 위면의 단면적이 상기 활성층에 면하는 아래면의 단면적보다 큰 게이트전극(5), 적어도 상기 활성층의 전류채널과 상기 게이트전극을 피복하는 절연층(6), 상기 절연층을 피복하는 제1유전층(7) 및, 상기 제1유전층을 둘러싸는 제2유전층(8)을 구비하고, 상기 제1 및 제2유전층의 비유전율을 각각 ε(1), ε(2)로 한 경우, ε(1)ε(2)이고, 상기 제1유전층의 물흡수율이 상기 제2유전층의 물흡수율보다 큰 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 제1유전층(7)은 플루오르화수지층인 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 제2유전층(8)은 에폭시수지층인 것을 특징으로 하는 반도체장치.
  4. 제1항, 제2항 또는 제3항에 있어서, 상기 제1유전층(7)의 비유전율[ε(1)]은 2.1이하인 것을 특징으로 하는 반도체장치.
  5. 제1항, 제2항 또는 제3항에 있어서, 상기 제1유전층(7)은 적어도 상기 게이트전극(5)에 접촉한 상태에서 피복하고 있는 것을 특징으로 하는 반도체장치.
  6. 제1항, 제2항 또는 제3항에 있어서, 상기 절연층(6)은 0.1μm 이하의 두께를 갖는 것을 특징으로 하는 반도체장치.
  7. 제1항, 제2항 또는 제3항에 있어서, 상기 반도체장치는 4GHz 이상의 고주파수대에서 사용되는 것을 특징으로 하는 반도체장치.
  8. 제6항에 있어서, 상기 절연층(6)은 SiN층으로 이루어진 것을 특징으로 하는 반도체장치.
  9. 청구항 제1항에 기재된 몰드수지로 밀봉된 반도체장치의 제조방법에 있어서, 활성층(2)이 형성된 반도체기판(1)상에 소스전극(3), 드레인전극(4) 및 게이트전극을 형성하는 공정과, 상기 게이트전극상에 절연층(6)을 퇴적하는 공정, 본딩 패드를 위한 개구를 설치한 후, 리프트오프법을 이용하여 Au/Pt/Ti의 적층금속으로 상기 본딩 패드를 형성하는 공정, 웨이퍼 이면 가공 및 다이싱을 수행하여 칩을 형성한 다음, 프레임 탑재 및 본딩을 행하는 공정, 불소계 폴리머를 함유한 용제를 상기 칩에 떨어뜨리고, 150℃의 오븐에서 60분간 베이킹한 후, 캡슐에 싼 용매를 증발시킴으로써 플루오르화수지층(7)을 형성하는 공정 및, 트랜스퍼 몰드법을 이용하여 상기 칩을 에폭시수지층(8)으로 밀봉하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  10. 청구항 제1항에 기재된 몰드수지로 밀봉된 반도체장치의 제조방법에 있어서, 활성층(2)이 형성된 반도체기판(1)상에 소스전극(3), 드레인전극(4) 및 게이트전극을 형성하는 공정과, 상기 게이트전극상에 절연층(6)을 퇴적하는 공정, 본딩 패드를 위한 개구를 설치한 후, 리프트오프법을 이용하여 Au/Pt/Ti의 적층금속으로 상기 본딩 패드를 형성하는 공정, 감광성의 불소계 폴리머를 함유한 용제를 웨이퍼에 스핀 코팅하고, 프리베이킹으로 용제를 증발시켜서 플루오르화수지층(7)을 형성하는 공정, 포토리소그래피를 이용하여 상기 플루오르화수지층(7)의 본딩영역을 개공하는 공정, 트랜스퍼 몰드법을 이용하여 칩을 에폭시수지층(8)으로 밀봉하는 공정 및, 일련의 정형처리를 거쳐 반도체장치를 완성하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
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