KR0167431B1

KR0167431B1 - Dpram을 이용한 리셋 제어장치

Info

Publication number: KR0167431B1
Application number: KR1019960016366A
Authority: KR
Inventors: 임의영
Original assignee: 유기범; 대우통신주식회사
Priority date: 1996-05-16
Filing date: 1996-05-16
Publication date: 1999-02-18
Also published as: KR970076185A

Abstract

본 발명은 DPRAM을 이용하여 하위기계장치를 구성함으로써 외부상위프로세서가 하위기계장치를 리셋 제어하기 위한 회로를 간단하게 구성할 수 있도록 된 DPRAM을 이용한 리셋 제어장치에 관한 것으로, 개별적 동작을 수행하는 주변회로(240)를 갖추어 구성된 하위기계장치(200)와, 상기 하위기계장치(200)를 전체적으로 제어하기 위한 외부상위프로세서(100)로 구성된 시스템에 있어서, 상기 하위기계장치(200)는 상기 외부상위프로세서(100)에 의해 일단 포트의 최종 어드레스에 임의의 데이터가 기록되면 인터럽트 신호를 출력하는 DPRAM(210)과, 상기 DPRAM(210)으로부터 출력되는 인터럽트 신호를 감지하여 일정 시간동안 리셋 신호를 발생하는 펄스감지회로(220) 및, 상기 펄스감지회로(220)로부터 발생된 리셋 신호를 근거로 그 내부와 상기 주변회로(240)가 초기화되도록 함과 더불어 해당 시스템의 재시작시 상기 DPRAM(210)의 최종 어드레스를 타단 포트에서 독출하는 하위프로세서(230)를 포함하여 구성되어 경제적이며 간단한 구조의 리셋 제어회로를 구현할 수 있게 된다.

Description

DPRAM을 이용한 리셋 제어장치

제1도는 종래 리셋 제어장치의 블럭구성을 나타낸 도면.

제2도는 본 발명의 일실시예에 따른 DPRAM을 이용한 리셋 제어장치의 블럭구성을 나타낸 도면이다.

* 도면의 주요부분에 대한 부호의 설명

10,100 : 외부상위프로세서 20,200 : 하위기계장치

21 : 디코더회로 22,210 : DPRAM

23 : 리셋회로 24,230 : 하위프로세서

25,240 : 주변회로 220 : 펄스감지회로

본 발명은 DPRAM을 이용한 리셋 제어장치에 관한 것으로, 보다 상세하게는 외부상위프로세서가 하위기계장치를 리셋제어하기 위한 회로적 구성을 DPRAM(Dual Port Random Access Memory)를 이용하여 간단하게 구성할 수 있도록 하는 DPRAM을 이용한 리셋 제어장치에 관한 것이다.

외부상위프로세서가 하위기계장치를 제어하여 장치전반의 동작이 수행되도록 구성된 시스템에서는 그 하위기계장치에 장애가 발생하여 이상적인 동작을 수행하는 경우나 임의의 필요성 예컨대, 상기 하위장치 전반에 대한 테스트 수행하는 경우 등 상기 하위기계장치를 리셋(reset)시킬 필요성이 빈번하게 요구되어 진다.

현재 상기 하위기계장치를 리셋하기 위해 제공되고 있는 방법으로는 하드웨어적으로 구성된 예컨대 토글스위치나 버튼스위치를 수동으로 온/오프하여 상기 하위기계장치를 리셋시키는 방법(1)과, 상위프로세서에서 특정 어드레스(Address)를 억세스(Access)하는 경우 디코더회로에서 해당 어드레스를 조합하여 리셋 신호를 발생시킴으로써 상기 하위기계장치를 리셋시키는 방법(2) 및, 상기 시스템의 전원을 온 했을 때 RC시정수에 의해 리셋 신호를 발생시킴으로써 상기 하위기계장치를 리셋시키는 방법(3)이 있다.

한편, 상기 방법(1)은 상기 시스템에 구성된 토글스위치나 버튼스위치를 운용자가 수동으로 온/오프하여 리셋 신호를 발생시켜야만 한다는 단점이 있어 전자회로제어에는 적합하지 않고, 상기 방법(3)은 상기 시스템의 전원을 온하는 시점에서만 리셋 신호가 발생되어지기 때문에 상기 하위기계장치를 리셋하기 위해서는 상기 시스템의 전원을 오프시켰다가 온 시켜야만 한다는 단점이 있다.

첨부되어진 제1도를 참조하여 상기 방법(2)을 간략하게 설명한다.

제1도는 종래의 리셋 제어장치의 블럭구성을 나타낸 도면으로, 동 도면에서 참조번호 10은 후술되어질 하위기계장치(20)의 동작을 제어하기 위한 외부상위프로세서이고, 20은 상기 외부상위프로세서(10)로부터 입력된 제어명령에 기초하여 구동상태가 제어되는 하위기계장치이다.

상기 하위기계장치(20)는 상기 외부상위프로세서(10)로부터 입력된 어드레스를 디코딩하기 위한 디코더회로(21)와, 상기 디코더회로(21)에 포트A가 접속되고 후술되어질 하위프로세서(24)에 포트B가 접속되어 양경로를 통해 제어데이터의 독출/기록(read/write)이 가능한 DPRAM(22), 상기 디코더회로(23)에 의해 구동되어 리셋 신호를 발생하는 리셋회로(23) 및, 상기 DPRAM(22)과 상기 리셋회로(23)로부터 출력된 데이터나 리셋 신호를 근거로 후단에 접속된 주변회로(25)의 전반적인 동작을 제어하는 하위프로세서(24)로 구성된다.

상기와 같이 구성된 리셋 제어장치에 있어서는, 상기 외부상위프로세서(10)로부터 출력된 제어데이터가 상기 디코더회로(21)로 기록되는데, 이때 그 기록된 제어데이터가 상기 DPRAM(22)에 해당하는 제어데이터이면 상기 디코더회로(21)는 해당 제어데이터를 포트A에 기록한다. 이어, 상기 디코더회로(21)에 기록된 해당 제어데이터는 상기 포트B에서 상기 하위프로세서(24)에 의해 독출되어지고, 상기 하위프로세서(24)는 독출되어진 해당 제어데이터를 근거로 후단에 접속된 주변회로(25)의 동작을 제어하게 된다.

그러나, 상기 하위기계장치(20)에 장애가 발생하거나 상기 하위기계장치(20)를 초기화 해야하는 상황이 발생하면 상기 외부상위프로세서(10)는 상기 디코더회로(21)에 리셋 명령에 해당하는 제어데이터를 기록하게 되는데, 상기 디코더회로(21)는 해당 리셋 제어데이터를 근거로 상기 리셋회로(23)를 구동하여 상기 리셋회로(23)로부터 리셋 신호가 출력되도록 한다. 해당 리셋 신호를 입력받은 하위프로세서(24)는 그 내부가 초기화됨에 동시에 주변회로(25)의 전반에 대한 리셋 동작이 수행되도록 하여 상기 하위기계장치(20)가 초기화되도록 한다.

한편, 상술되어진 종래의 리셋 제어장치에서는 상기 하위기계장치(21)에 반드시 제어데이터의 디코딩을 위한 디코더회로가 설치되어야 하기 때문에 회로구성이 복잡할 뿐 아니라, 상기 외부상위프로세서(10)가 상기 디코더회로(21)에 별도의 어드레스조합을 위한 메모리영역을 할당해야 하기 때문에 그에 따른 메모리영역을 확보해야 한다는 단점이 있었다.

이에, 본 발명은 상기한 사정을 감안하여 창출되어진 것으로, DPRAM을 이용하여 하위기계장치를 구성함으로써 외부상위프로세서가 하위기계장치를 리셋 제어하기 위한 회로를 간단하게 구성할 수 있도록 된 DPRAM을 이용한 리셋 제어장치를 제공함에 그 목적이 있다.

상기한 목적을 실현하기 위한 본 발명의 일실시예에 따르면, 개별적 동작을 수행하는 주변회로를 갖추어 구성된 하위기계장치와, 상기 하위기계장치(200)를 전체적으로 제어하기 위한 외부상위프로세서로 구성된 시스템에 있어서, 상기 하위기계장치는 상기 외부상위프로세서에 의해 일단 포트의 최종 어드레스에 임의의 데이터가 기록되면 인터럽트 신호를 출력하는 DPRAM과, 상기 DPRAM으로부터 출력되는 인터럽트 신호를 감지하여 일정 시간동안 리셋 신호를 발생하는 펄스감지회로 및, 상기 펄스감지회로로부터 발생된 리셋 신호를 근거로 그 내부와 상기 주변회로가 초기화되도록 함과 더불어 해당 시스템의 재시작시 상기 DPRAM의 최종 어드레스를 타단 포트에서 독출하는 하위프로세서를 포함하여 구성된 DPRAM을 이용한 리셋 제어장치가 제공된다.

본 발명에 따르면, 바람직하게 상기 DPRAM은 최종 어드레스가 타단 포트에서 독출되면 상기 인터럽트 신호를 클리어한다.

상기한 구성으로 된 본 발명에 의하면, 외부상위프로세서가 DPRAM의 최종 어드레스에 임의의 제어데이터를 기록하게 되면 상기 DPRAM을 통해 인터럽트 신호가 출력되어지는 바, 펄스감지회로는 그 인터럽트 신호를 근거로 리셋 신호를 발생하여 하위프로세서로 인가하는데 그 하위프로세서는 해당 리셋 신호를 근거로 해당 하위프로세서의 내부와 주변회로를 초기화시키는 동작을 수행한다.

이어, 첨부되어진 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.

제2도는 본 발명의 일실시예에 따른 DPRAM을 이용한 리셋 제어장치의 블럭구성은 나타낸 도면으로, 동 도면에서 참조번호 100은 후술되어질 하위기계장치(200)의 동작을 제어하기 위한 외부상위프로세서이고, 200은 상기 외부상위프로세서(100)의 제어하에 전반적인 동작을 수행하는 하위기계장치이다.

참조번호 210은 상기 외부상위프로세서(100)와 접속되어 포트A에서 제어데이터가 기록/독취됨과 동시에 후술되어질 하위프로세서(230)와 접속되어 포트B에서제어데이터가 기록/독취되는 DPRAM(Dual Port Random Access Memory)로서, 본 발명에서 상기 DPRAM(210)은 상기 외부상위프로세서(100)에 의해 포트A를 통해 최종 어드레스에 임의의 제어데이터가 입력되면 인터럽트 단자(도시되지 않음)을 통해 인터럽트 신호를 출력한다.

참조번호 220은 상기 DPRAM(210)의 상기 인터럽트 단자를 통해 출력되는 펄스를 감지하여 상기 DPRAM(210)에서의 인터럽트 신호 출력여부를 판별하는 펄스감지회로로서, 상기 펄스감지회로(220)는 상기 DPRAM(210)에서 인터럽트 신호에 따른 펄스가 감지되면 일정 시간동안 리셋 신호를 발생한다.

참조번호 230은 상기 포트B를 통해 상기 DPRAM(210)를 독출된 제어데이터나 상기 펄스감지회로(220)로부터의 리셋 신호에 기초하여 주변회로(240)의 동작상태를 제어하여 상기 하위기계장치(200)를 전반적으로 제어하는 하위프로세서로서, 상기 하위프로세서(230)는 재시작(Restart)시 상기 DPRAM(210)의 포트B에서 최종 어드레스를 독출함으로써, 상기 DPRAM(210)의 인터럽트 신호가 클리어(clear)되도록 한다.

상기한 구성으로 된 본 발명의 동작을 상세하게 설명한다.

위부상위프로세서(100)가 하위기계장치(200)의 일반적인 제어를 위한 제어데이터를 DPRAM(210)의 A포트에 기록하면, 하위프로세서(230)가 포트B에서 해당 제어데이터를 독출하여 그 제어데이터에 기초하여 주변회로(240)의 동작을 제어한다.

한편, 상기 하위기계장치(200)에 장애가 발생하거나 초기화해야 할 상황이 발생하면 상기 외부프로세서(100)는 상기 DPRAM(210)의 최종 어드레스에 데이터를 기록한다. 이때 기록되는 데이터의 값은 회로의 동작되는 무관하므로 임의의 값을 갖는다.

이어, 상기 DPRAM(210)의 최종 어드레스에 데이터가 기록되면 그 DPRAM(210)은 인터럽트 단자(도시되지 않음)를 통해 인터럽트 신호를 출력하는데, 그 인터럽트 신호가 펄스감지회로(220)에서 감지되면 상기 펄스감지회로(220)는 일정 시간동안 리셋 신호를 발생하게 된다.

상기 리셋 신호를 입력받은 하위프로세서(230)는 그 내부장치를 초기화시킴은 물론 후단에 접속된 주변회로(240)가 초기화되도록 제어한다.

한편, 상기 DPRAM(210)으로부터 출력되는 인터럽트 신호는 포트B에 상기 하위프로세서(230)로부터 최종 어드레스가 독출되면 클리어(clear)되어 진다.

또한, 본 발명은 하위프로세서(230)가 구성되어 있지 않은 하위기계장치(200)에 대해서는 상기 펄스감지회로(220)를 구성하지 않은 상태에서 상기 DPRAM(210)의 인터럽트 단자로부터 출력되는 인터럽트 신호를 주변회로(240)에 직접적으로 인가하여 상기 주변회로(240)에 대한 초기화를 수행할 수도 있다.

이상 설명한 바와 같이 본 발명의 일실시예에 따른 DPRAM을 이용한 리셋 제어장치에 의하면, DPRAM을 이용하여 간단하게 하위기계장치에 대한 리셋 제어장치를 구현함으로써 CPU의 종류에 무관하게 주변회로를 소프트웨어적으로 리셋시킬 수 있을 뿐 아니라 리셋 신호를 발생시키기 위해 어드레스를 디코딩하는 디코더회로가 불필요해짐에 따라 경제적이며 간단한 구조의 회로를 구성할 수 있게 된다.

그리고, 본 발명에서 리셋 신호를 발생시키기 위하여 채용되는 DPRAM에는 한 어드레스만이 소요되므로 상기 CPU 입장에서 메모리의 낭비가 적어져 해당 메모리를 효과적으로 사용할 수 있게 된다.

Claims

개별적 동작을 수행하는 주변회로(240)를 갖추어 구성된 하위기계장치(200)와, 상기 하위기계장치(200)를 전체적으로 제어하기 위한 외부상위프로세서(100)로 구성된 시스템에 있어서, 상기 하위기계장치(200)는 상기 외부상위프로세서(100)에 의해 일단 포트의 최종 어드레스에 임의의 데이터가 기록되면 인터럽트 신호를 출력하는 DPRAM(210)과, 상기 DPRAM(210)으로부터 출력되는 인터럽트 신호를 감지하여 일정 시간동안 리셋 신호를 발생하는 펄스감지회로(220) 및, 상기 펄스감지회로(220)로부터 발생된 리셋 신호를 근거로 그 내부와 상기 주변회로(240)가 초기화되도록 함과 더불어 해당 시스템의 재시작시 상기 DPRAM(210)의 최종 어드레스를 타단 포트에서 독출하는 하위프로세서(230)를 포함하여 구성된 것을 특징으로 하는 DPRAM을 이용한 리셋 제어장치.
제1항에 있어서, 상기 DPRAM(210)은 최종 어드레스가 타단 포트에서 독출되면 상기 인터럽트 신호를 클리어하는 것을 특징으로 하는 DPRAM을 이용한 리셋 제어장치.