KR0162137B1 - 웨이퍼 형성방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 제조에 사용되는 실리콘 웨이퍼의 어닐링방법에 관한 것으로, 웨이퍼 위에 에피택셜 성장법으로 에피택셜막을 증착시키는 웨이퍼의 제조방법에 있어서, 에피택셜 증착공정후 웨이퍼의 초기 산화 공정단계 이전에 고온 어닐링공정이 추가로 포함하는 것을 특징으로 함으로써, 에피택셜 막에 발생한 결정결함이 고온 어닐링공정에 의하여, 점 결함의 농도 감소로 인하여 Si-SiO2계면 특성을 향상되고, 실리콘 웨이퍼내의 산소 함량을 제어를 통하여 적층 결함의 발생을 배제할 수 있다. 따라서, SiO2의 항복 특성을 향상시켜 반도체 장치의 품질을 향상시킬 수 있다.
Description
도면은 본 발명에 따른 고온의 어닐링 공정단계를 설명하기 위한 그래프.
본 발명은 반도체 장치의 제조에 사용되는 실리콘 웨이퍼의 어닐링방법에 관한 것으로, 보다 구체적으로는, 쵸크랄스키(Czochralski) 결정 성장법에 의한 웨이퍼 위에 단결정막을 성장시키는 에피택셜 증착공정 후, 초기에 집적 회로를 형성하기 위한 초기 산화(initial oxidation) 공정 전에, 어닐링을 실시하여 웨이퍼의 결함을 감소시켜 웨이퍼의 품질을 향상시킬 수 있는 웨이퍼의 어닐링 방법에 관한 것이다.
전형적으로, 웨이퍼상에 고질(高質)의 단결정을 생성하기 위하여 에피택셜 성장법에 의하여 0.5∼20㎛ 정도의 기판면과 동일한 에피택셜 막을 형성시킨다. 이 때, 증착공정시 에피택셜 막에 결정결함이 발생한다. 이들 결정결함은 실리콘 산화 막으로 구성된 반응관에서의 산소 침투 및 오염, 기판 제조 및 기판 결함(imperfection) 등의 원인에 의한 것이다. 일반적인 결함 형태는 전위(dislocation)와 적층결함이다. 전위는 여러가지 메카니즘에 의하여 에피텍셜막에 발생한다 이들 메카니즘은 다음과 같다.
a. 기판표면에 도달한 기판내의 전위선이, 성장하는 막으로 전파하는 경우.(고밀도 전위를 함유한 기판은 고밀도 전위를 갖는 막을 초래한다.)
b. 에피텍셜막과 기판 사이에 결정상수에 커다란 차이가 존재하므로 인하여 부정합 전위(misfit dislocation)가 초래된다.
c. 실리콘의 항복강도를 초과하여 슬립을 초래하는 열적 스트레스에 의한다. 열적 응력은 증착공정시에 웨이퍼의 원면과 아래면 사이에 존재하는 온도구배에 의하여 설정된다. 이들 온도구배는 궁극적으로 슬립발생을 유도하게 된다.
에피텍셜 층에 적층결함의 핵생성은 두가지 특이한 이유에 의해서 발생된다고 여겨진다.
a. 기판상에 미세한 표면계단
b. 기판상 또는 반응로 자체 내에 있는 불순물
기판내의 슬립밴드 기판상의 입자의 존재는 또한 적층결함의 핵생성을 일으킬 수 있다. 기판 표면상의 이산화실리콘, 질화물 또는 산화물이 국부적으로 존재하는 영역은 또한 적층결함의 핵생성을 위한 핵생성 장소를 제공할 수 있다. 이러한 화합물들의 근원은
a. 증착공정시에 반응관내에 이산화탄소 또는 수분의 잔류량. (이것들은 기판상에 SiO2를 성장시킬 수 있다.)
b. 탄화수소 오염물. (기판상에 SiC의 포켓(Pockets)를 초래할 수 있다. 금속 불순물(Fe, Cu, Ni)은 증기상으로 도입되어 결과적으로 고용체 형태로 실리콘 막에 증착될 수 있다. 증착 온도로부터 급냉함으로써 이들 불순물은 실온에서 조차도 고용체 내에 잔존할 수 있다. 그 후의 산화와 같은 추가 열처리는 이들 불순물이 석출되도록 하여 산화물에 의하여 유도되는 적층결함을 초래한다 )
기판상에 놓여있는 반응관 내의 입자들도 적층결함의 핵생성 장소로서의 역할을 할 수 있다.
이 공정에서 불순물이 주입되는데, 이 반도체 표면이 손상된 상태 및 불안정한 반응상태로 된다. 이 표면위에 각종 막이 적층되고 소정의 패턴을 형성함으로 이 불안정한 상태의 표면은 금속 이온 등에 의한 오염, 적층 결함(Stacking fault), Si-SiO2계면 특성에 존재하는 전하(Charge) 등의 부가적인 공정이상 현상이 발생한다.
따라서, 본 발명의 목적은 결정 격자의 자연적인 정합을 이루어 고질(高質)의 단결정을 생성시키기 위한 에피택셜 증착 공정 후, 집적회로를 형성하기 위한 초기 산화막 형성 공정 전에 고온 어닐링을 실시하여 반도체 기판의 품질을 향상시킬 수 있는 웨이퍼의 고온 어닐링 방법을 제공하는 데에 있다.
상기 목적을 달성하기 위하여, 본 발명은, 웨이퍼위에 고질(高質)의 단결정을 생성하기 위하여 에피택셜 결정성장을 시킨 후 웨이퍼 표면상에 회로 설계 패턴에 의한 공정을 진행하기 전에 고온 어닐링 공정이 추가적으로 포함하는 것을 특징으로 한다.
이하 본 발명의 일 실시예를 첨부도면에 의거하여 상세히 설명한다.
본 발명의 실시예의 일 형태를 제1도에 도시한다.
쵸크랄스키 방법으로 성장된 실리콘을 에피택셜 증착시킨 실리콘 웨이퍼 기판에 집적회로를 형성하기 전에, 제1도에 도시된 바와 같은 고온 어닐링 공정을 실시한다. 이 고온 어닐링 공정을 단계별로 설명하면 우선, 상부에 에피택셜 막이 증착된 실리콘 웨이퍼 기판을 800℃에 유지된 반응로에 장입하여 에피택셜 막 및 실리콘 웨이퍼 기판을 회복(recovery) 시킨다. 이때, 이전에 가공 단계에서 도입된 응력 및 결정결함 등이 일부 소멸한다. 그 후, 반응로를 소정의 가열속도로 1000∼1200℃에 도달할 때 까지 가열한다. 이어서, 이 온도에 반응로를 2 시간정도 유지시켜 에피택셜 막이 형성된 웨이퍼를 고온에서 어닐링시킨다.
이 고온 어닐링은 불활성 분위기, 예를 들면 질소, 수소 또는 아르곤 가스 분위기에서 행한다.
이로써, 표면 결함이 감소되어 Si-SiO2계면 특성을 향상시키므로, SiO2의 항복 전압이 향상되고, 적층결함의 주원인이 되는 산소 석출이 감소하여 수율 향상이 이루어지며, 실리콘 웨이퍼 내의 산소 함량을 제어할 수 있다.
여기서, 고온 어닐링을 통하여 산소가 웨이퍼 표면으로 빠져 나가는 외방 확산(out diffusion)이 일어나므로 원하는 산소농도를 제어할 수 있다.
웨이퍼를 1000∼1200℃에서 2시간 정도 유지하고 나서 소정의 냉각 속도로 약 800℃까지 냉각시킨 후, 웨이퍼를 인출한다.
본 실시 예에서 상기 웨이퍼 장입 및 인출온도는 변경할 수 있다. 에피택셜 증착 공정 후 초기 산화 공정 전에 위에서 설명한 고온 어닐링 공정을 실시하여 웨이퍼 기판을 처리한다.
이상 설명한 바와 같이 본 발명에 의하면, 증착 공정시 반응 전의 오염, 기판 제조 및 기판 결함(imperfection) 등의 원인에 의하여 에피택셜 막에 발생한 결정결함, 예를 들면 점 결함, 전위, 적층 결함 등이 고온 어닐링 공정에 의하여, 점 결함의 농도 감소로 인하여 Si-SiO2계면 특성을 향상되고, 실리콘 웨이퍼내의 산소 함량을 제어를 통하여 적층 결함의 발생을 배제할 수 있다. 따라서, SiO2의 항복 특성을 향상시켜 반도체 장치의 품질을 향상시킬 수 있다.
또한, 본 발명은 상기 실시예에 한정되는 것은 아니다. 예를 들면, 상기 실시 예에서는 쵸크랄스키 결정성장법에 의한 Si 웨이퍼기판을 이용한 경우를 설명하였지만, 본 발명은 플로트 존 결정성장법, 브리지만 결정성장법 등에 의한 Si 웨이퍼를 이용한 경우도 동일하게 적용할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (4)
- 웨이퍼 위에 에피택셜 성장법으로 에피택셜막을 성장시키는 웨이퍼 제조방법에 있어서, 에피택셜 증착공정후 웨이퍼의 초기 산화 공정단계 이전에 고온 어닐링공정이 추가로 포함하는 것을 특징으로 하는 웨이퍼 제조 방법.
- 제1항에 있어서, 상기 에피택셜 증착전의 웨이퍼는 쵸크랄스키 결정성장법에 의하여 성장된 웨이퍼인 것을 특징으로 하는 웨이퍼 제조 방법.
- 제2항에 있어서, 상기 고온 어닐링 공정은 실리콘 기판상에 에피택셜 성장시킨 후의 경우에, 1000∼1200℃, 불활성 기체 상태에서 행해지는 것을 특징으로 하는 웨이퍼 제조 방법.
- 제3항에 있어서, 상기 불활성 기체는 수소, 질소, 또는 아르곤인 것을 특징으로 하는 웨이퍼 제조 방법.
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