JPH09199507A - 半導体基板およびその製造方法 - Google Patents
半導体基板およびその製造方法Info
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- JPH09199507A JPH09199507A JP8024797A JP2479796A JPH09199507A JP H09199507 A JPH09199507 A JP H09199507A JP 8024797 A JP8024797 A JP 8024797A JP 2479796 A JP2479796 A JP 2479796A JP H09199507 A JPH09199507 A JP H09199507A
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Abstract
(57)【要約】
【課題】 表層には無欠陥層を有した酸素を含む半導体
基板、並びにＳｉエピ層を設ける半導体基板において、
汚染重金属のゲッタリング能力が高く、なおかつ基板の
強度が優れた半導体基板を提供する。 【解決手段】 特定の熱処理により、表層には無欠陥層
を有する場合はＬＳＩ形成領域より深層にＳｉＯ2析出
物を所定量含有させ、後工程でエピタキシャル成膜する
場合は表面よりほぼ均一にＳｉＯ2析出物を所定量含有
させることにより、汚染重金属のゲッタリング能力が高
く、基板の反りを著しく低減した強度の優れた半導体基
板を得る。
基板、並びにＳｉエピ層を設ける半導体基板において、
汚染重金属のゲッタリング能力が高く、なおかつ基板の
強度が優れた半導体基板を提供する。 【解決手段】 特定の熱処理により、表層には無欠陥層
を有する場合はＬＳＩ形成領域より深層にＳｉＯ2析出
物を所定量含有させ、後工程でエピタキシャル成膜する
場合は表面よりほぼ均一にＳｉＯ2析出物を所定量含有
させることにより、汚染重金属のゲッタリング能力が高
く、基板の反りを著しく低減した強度の優れた半導体基
板を得る。
Description
【０００１】
【発明の属する技術分野】この発明は、ＬＳＩ等の基板
として用いられ、表層に無欠陥層を有するかあるいは表
面にエピタキシャル成膜した単結晶シリコンの半導体基
板およびその製造方法に係り、特定の熱処理により、表
層に無欠陥層を有する場合はＬＳＩ形成領域より深層に
ＳｉＯ2析出物を所定量含有させ、後工程でエピタキシ
ャル成膜する場合は表面よりほぼ均一にＳｉＯ2析出物
を所定量含有させることにより、汚染重金属のゲッタリ
ング能力が高く、さらには基板の反りを著しく低減した
強度の優れた半導体基板およびその製造方法に関する。
として用いられ、表層に無欠陥層を有するかあるいは表
面にエピタキシャル成膜した単結晶シリコンの半導体基
板およびその製造方法に係り、特定の熱処理により、表
層に無欠陥層を有する場合はＬＳＩ形成領域より深層に
ＳｉＯ2析出物を所定量含有させ、後工程でエピタキシ
ャル成膜する場合は表面よりほぼ均一にＳｉＯ2析出物
を所定量含有させることにより、汚染重金属のゲッタリ
ング能力が高く、さらには基板の反りを著しく低減した
強度の優れた半導体基板およびその製造方法に関する。
【０００２】
【従来の技術】ＬＳＩ等の集積回路形成用基板として用
いられている半導体基板の大部分は、石英るつぼ内に充
填されたシリコン溶融液を回転させながら引き上げるチ
ョクラルスキー法（ＣＺ法）と呼ばれる引上方法により
形成された単結晶シリコンから製造されている。
いられている半導体基板の大部分は、石英るつぼ内に充
填されたシリコン溶融液を回転させながら引き上げるチ
ョクラルスキー法（ＣＺ法）と呼ばれる引上方法により
形成された単結晶シリコンから製造されている。
【０００３】単結晶シリコンをＣＺ法を用いて成長させ
ると、石英るつぼ自身がシリコン溶融液に溶解して酸素
を溶出し、一般にこの酸素は固液界面からシリコンイン
ゴット中に１３〜１７×１０17個／ｃｍ3の濃度で取り
込まれる。一方、例えばＬＳＩ製造時の代表的熱処理温
度である１０００℃では、単結晶Ｓｉ中の酸素の固溶度
は約３×１０17個／ｃｍ3であり、１０００℃以下では
さらに小さい値となっており、従って単結晶シリコン内
に含有された酸素は常に過飽和状態となっている。
ると、石英るつぼ自身がシリコン溶融液に溶解して酸素
を溶出し、一般にこの酸素は固液界面からシリコンイン
ゴット中に１３〜１７×１０17個／ｃｍ3の濃度で取り
込まれる。一方、例えばＬＳＩ製造時の代表的熱処理温
度である１０００℃では、単結晶Ｓｉ中の酸素の固溶度
は約３×１０17個／ｃｍ3であり、１０００℃以下では
さらに小さい値となっており、従って単結晶シリコン内
に含有された酸素は常に過飽和状態となっている。
【０００４】このため、単結晶シリコン半導体基板（以
下、単に半導体基板と記す）が１０００℃程度の温度で
熱処理を施されると、酸素は半導体基板内部で析出し、
ＳｉＯ2構造に変化する（以下、単にＳｉＯ2析出物と記
す）。熱処理温度によっては、ＳｉＯ2析出物の周囲に
歪みが生じる場合があり、歪みが生じると転位が発生す
る場合がある。
下、単に半導体基板と記す）が１０００℃程度の温度で
熱処理を施されると、酸素は半導体基板内部で析出し、
ＳｉＯ2構造に変化する（以下、単にＳｉＯ2析出物と記
す）。熱処理温度によっては、ＳｉＯ2析出物の周囲に
歪みが生じる場合があり、歪みが生じると転位が発生す
る場合がある。
【０００５】これらの析出物と転位が、前記半導体基板
の表面から数μｍの範囲、すなわちＬＳＩ形成領域に存
在する場合、酸化膜耐圧の低下やリーク電流の発生等が
生じ、ＬＳＩにとって有害となる。
の表面から数μｍの範囲、すなわちＬＳＩ形成領域に存
在する場合、酸化膜耐圧の低下やリーク電流の発生等が
生じ、ＬＳＩにとって有害となる。
【０００６】他方、前記半導体基板の表面から十分離れ
た内部のみに存在する場合、この転位がＦｅ（鉄）、Ｎ
ｉ（ニッケル）、Ｃｕ（銅）等の重金属の汚染物質を吸
着し、この汚染物質を前記素子の活性領域から除去する
いわゆるゲッタリング作用が働くため、高品質のＬＳＩ
を製造する上で有用となる。
た内部のみに存在する場合、この転位がＦｅ（鉄）、Ｎ
ｉ（ニッケル）、Ｃｕ（銅）等の重金属の汚染物質を吸
着し、この汚染物質を前記素子の活性領域から除去する
いわゆるゲッタリング作用が働くため、高品質のＬＳＩ
を製造する上で有用となる。
【０００７】上記の理由により、前記半導体基板では、
その表面に前記析出物および転位が存在しない無欠陥層
（以下、ＤＺ（Ｄｅｎｕｄｅｄ Ｚｏｎｅ）層と記す）
を形成するとともに、その内部に前記析出物および転位
が存在する欠陥層（以下、ＩＧ（Ｉｎｔｒｉｎｓｉｃ
ｇｅｔｔｅｒｉｎｇ）層と記す）を形成するための熱処
理が施されている。
その表面に前記析出物および転位が存在しない無欠陥層
（以下、ＤＺ（Ｄｅｎｕｄｅｄ Ｚｏｎｅ）層と記す）
を形成するとともに、その内部に前記析出物および転位
が存在する欠陥層（以下、ＩＧ（Ｉｎｔｒｉｎｓｉｃ
ｇｅｔｔｅｒｉｎｇ）層と記す）を形成するための熱処
理が施されている。
【０００８】
【課題を解決するための手段】具体的には、前記半導体
基板に窒素ガス中１１００℃で４時間程度保持する熱処
理（以下、熱処理条件を℃×時間ｈで表示する）を施
し、酸素を外方に拡散させることにより表面近傍におけ
る酸素濃度を低下させてＤＺ層を形成し、ついで窒素ガ
ス中で１１００℃よりも低い温度で熱処理、例えば、７
００℃×４時間＋１０００℃×１６時間等を施し、前記
半導体基板の内部に前記酸素析出物および前記転位を発
生させる、すなわちＩＧ層の形成を行っていた。（文献
１、岸野正剛著、「超ＬＳＩ材料 プロセスの基礎」８
３頁、１９８７年、オーム社発行）
基板に窒素ガス中１１００℃で４時間程度保持する熱処
理（以下、熱処理条件を℃×時間ｈで表示する）を施
し、酸素を外方に拡散させることにより表面近傍におけ
る酸素濃度を低下させてＤＺ層を形成し、ついで窒素ガ
ス中で１１００℃よりも低い温度で熱処理、例えば、７
００℃×４時間＋１０００℃×１６時間等を施し、前記
半導体基板の内部に前記酸素析出物および前記転位を発
生させる、すなわちＩＧ層の形成を行っていた。（文献
１、岸野正剛著、「超ＬＳＩ材料 プロセスの基礎」８
３頁、１９８７年、オーム社発行）
【０００９】しかしながら、上記したＩＧ層の形成熱処
理においては、酸素析出に伴い基板の強度が低下する問
題があることが指摘されている（Ｊ．Ｊ．Ａ．Ｐ． ｖ
ｏｌ．２４、ｐｐ８１５〜８２１、１９８５）。
理においては、酸素析出に伴い基板の強度が低下する問
題があることが指摘されている（Ｊ．Ｊ．Ａ．Ｐ． ｖ
ｏｌ．２４、ｐｐ８１５〜８２１、１９８５）。
【００１０】また、ＳｉＯ2析出物が半導体基板の表面
から数μｍの範囲に存在する場合、前記理由によりＬＳ
Ｉにとって有害となるため、酸素を含む半導体基板の表
面に数μｍの厚さの酸素を含まないシリコン単結晶層
（以下、Ｓｉエピ層と記す）をエピタキシャル法で成長
させ、Ｓｉエピ層上にＬＳＩを製造することも行われて
いる。
から数μｍの範囲に存在する場合、前記理由によりＬＳ
Ｉにとって有害となるため、酸素を含む半導体基板の表
面に数μｍの厚さの酸素を含まないシリコン単結晶層
（以下、Ｓｉエピ層と記す）をエピタキシャル法で成長
させ、Ｓｉエピ層上にＬＳＩを製造することも行われて
いる。
【００１１】Ｓｉエピ層を設ける場合、一般に半導体基
板には、不純物のゲッタリングに優れたＢ（ボロン）を
高密度で含有する基板を用いている。しかしながら、こ
の高密度Ｂ含有の半導体基板においては、Ｂの濃度によ
り酸素の析出状態が大きく変動し、そのため、基板の強
度維持が困難であるという問題があった（応用物理学
会、予稿集１９９５年秋季２７ａ−ＳＴ−１６）。
板には、不純物のゲッタリングに優れたＢ（ボロン）を
高密度で含有する基板を用いている。しかしながら、こ
の高密度Ｂ含有の半導体基板においては、Ｂの濃度によ
り酸素の析出状態が大きく変動し、そのため、基板の強
度維持が困難であるという問題があった（応用物理学
会、予稿集１９９５年秋季２７ａ−ＳＴ−１６）。
【００１２】上記したＩＧ層の形成熱処理においては、
その熱処理条件によって、（１）酸素析出物のみが発
生、（２）酸素析出物および、析出物からパンチアウト
転位が発生、（３）酸素析出物および、析出物から積層
欠陥が発生、（４）酸素析出物および、析出物からパン
チアウト転位と積層欠陥が発生する４種類の場合があ
る。この４種類のＩＧ層について、（１）の場合はゲッ
タリング能力は小さい。
その熱処理条件によって、（１）酸素析出物のみが発
生、（２）酸素析出物および、析出物からパンチアウト
転位が発生、（３）酸素析出物および、析出物から積層
欠陥が発生、（４）酸素析出物および、析出物からパン
チアウト転位と積層欠陥が発生する４種類の場合があ
る。この４種類のＩＧ層について、（１）の場合はゲッ
タリング能力は小さい。
【００１３】ところで、パンチアウト転位あるいは積層
欠陥によるＦｅ、ＮｉおよびＣｕのゲッタリング能力に
ついては、最近明らかになってきた。その結果は次のよ
うに整理できる（Ｐｒｏｃｅｅｄｉｎｇ ｏｆ １８ｔ
ｈ Ｉｎｔｅｒ． Ｃｏｎｆ． ｏｎ Ｄｅｆｅｃｔｓ
ｉｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ｐ．２１１１
９９５）。 （ｉ）Ｆｅのゲッタリング能力；積層欠陥＞パンチアウ
ト転位 （ｉｉ）Ｎｉのゲッタリング能力；パンチアウト転位＞
積層欠陥 （ｉｉｉ）Ｃｕのゲッタリング能力；パンチアウト転位
＞積層欠陥
欠陥によるＦｅ、ＮｉおよびＣｕのゲッタリング能力に
ついては、最近明らかになってきた。その結果は次のよ
うに整理できる（Ｐｒｏｃｅｅｄｉｎｇ ｏｆ １８ｔ
ｈ Ｉｎｔｅｒ． Ｃｏｎｆ． ｏｎ Ｄｅｆｅｃｔｓ
ｉｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ｐ．２１１１
９９５）。 （ｉ）Ｆｅのゲッタリング能力；積層欠陥＞パンチアウ
ト転位 （ｉｉ）Ｎｉのゲッタリング能力；パンチアウト転位＞
積層欠陥 （ｉｉｉ）Ｃｕのゲッタリング能力；パンチアウト転位
＞積層欠陥
【００１４】従って、これら３種類の汚染重金属を同時
に効率よくゲッタリングするためには、ＩＧ層として上
記（４）のような構造を持つことが望ましい。しかしな
がら、従来の方法ではいかに短時間でＩＧ層を形成する
かということに注目しており、ＩＧ層の構造には注目し
ていない。このため、３種類の汚染重金属を同時に効率
よくゲッタリングすることができなかった。
に効率よくゲッタリングするためには、ＩＧ層として上
記（４）のような構造を持つことが望ましい。しかしな
がら、従来の方法ではいかに短時間でＩＧ層を形成する
かということに注目しており、ＩＧ層の構造には注目し
ていない。このため、３種類の汚染重金属を同時に効率
よくゲッタリングすることができなかった。
【００１５】この発明は、このような課題に鑑みなされ
たものであり、表層には無欠陥層を有した酸素を含む半
導体基板、並びにＳｉエピ層を設ける半導体基板におい
て、汚染重金属のゲッタリング能力が高く、なおかつ基
板の強度が優れた半導体基板を提供することを目的とし
ている。
たものであり、表層には無欠陥層を有した酸素を含む半
導体基板、並びにＳｉエピ層を設ける半導体基板におい
て、汚染重金属のゲッタリング能力が高く、なおかつ基
板の強度が優れた半導体基板を提供することを目的とし
ている。
【００１６】
【課題を解決するための手段】発明者は、基板の所定深
層部に酸素析出物を所定密度で発生させることができる
熱処理方法を目的に種々検討した結果、酸素を含む半導
体基板に、１１００℃×４時間の熱処理を施した後、７
５０〜９５０℃×８〜１６時間の熱処理を施し、さら
に、９５０〜１０５０℃の範囲では４〜１６時間、１０
５０℃を越え１１５０℃以下の範囲では１〜２時間の熱
処理を施すことにより、半導体基板のＬＳＩ形成領域よ
り深層範囲に、ＳｉＯ2析出物を１０8〜１０12個／ｃｍ
3の密度で含有させることが可能で、Ｆｅ、Ｎｉ、Ｃｕ
の３種類の汚染重金属すべてを同時に効率よくゲッタリ
ングできるだけでなく、基板の反りを著しく低減した強
度の優れた半導体基板が得られることを知見し、この発
明を完成した。
層部に酸素析出物を所定密度で発生させることができる
熱処理方法を目的に種々検討した結果、酸素を含む半導
体基板に、１１００℃×４時間の熱処理を施した後、７
５０〜９５０℃×８〜１６時間の熱処理を施し、さら
に、９５０〜１０５０℃の範囲では４〜１６時間、１０
５０℃を越え１１５０℃以下の範囲では１〜２時間の熱
処理を施すことにより、半導体基板のＬＳＩ形成領域よ
り深層範囲に、ＳｉＯ2析出物を１０8〜１０12個／ｃｍ
3の密度で含有させることが可能で、Ｆｅ、Ｎｉ、Ｃｕ
の３種類の汚染重金属すべてを同時に効率よくゲッタリ
ングできるだけでなく、基板の反りを著しく低減した強
度の優れた半導体基板が得られることを知見し、この発
明を完成した。
【００１７】また、発明者は、Ｓｉエピ層を設ける半導
体基板において、酸素を含む半導体基板に、窒素ガス雰
囲気中において、７５０〜９５０℃×８〜１６時間の熱
処理を施し、さらに、９５０〜１０５０℃の範囲では４
〜１６時間、１０５０℃を越え１１５０℃以下の範囲で
は１〜２時間の熱処理を施すことにより、基板の表面か
らほぼ均一に、ＳｉＯ2析出物を１０8〜１０12個／ｃｍ
3の密度で含有させることが可能で、Ｆｅ、Ｎｉ、Ｃｕ
の３種類の汚染重金属すべてを同時に効率よくゲッタリ
ングできるだけでなく、基板の反りを著しく低減した強
度の優れた半導体基板が得られることを知見し、この発
明を完成した。
体基板において、酸素を含む半導体基板に、窒素ガス雰
囲気中において、７５０〜９５０℃×８〜１６時間の熱
処理を施し、さらに、９５０〜１０５０℃の範囲では４
〜１６時間、１０５０℃を越え１１５０℃以下の範囲で
は１〜２時間の熱処理を施すことにより、基板の表面か
らほぼ均一に、ＳｉＯ2析出物を１０8〜１０12個／ｃｍ
3の密度で含有させることが可能で、Ｆｅ、Ｎｉ、Ｃｕ
の３種類の汚染重金属すべてを同時に効率よくゲッタリ
ングできるだけでなく、基板の反りを著しく低減した強
度の優れた半導体基板が得られることを知見し、この発
明を完成した。
【００１８】さらに、発明者は、基板の所定深層部にパ
ンチアウト転位を伴う酸素析出物および積層欠陥を伴う
酸素析出物をいずれも所定密度で発生させることができ
る熱処理方法を目的に種々検討した結果、酸素を含む半
導体基板に、窒素雰囲気において、１１００℃×４時間
の熱処理を施した後、８５０〜９５０℃×１〜１６時間
＋７５０〜８５０℃×８〜３２時間の熱処理を施し、さ
らに酸素雰囲気において１１００℃×８〜１６時間の熱
処理を施すことにより、半導体基板のＬＳＩ形成領域よ
り深層範囲に、パンチアウト転位を発生した酸素析出物
（ＳｉＯ2）および積層欠陥を発生した酸素析出物をい
ずれも１０10個／ｃｍ3以上の密度で含有した半導体基
板を得ることができ、強度の向上は少ないが、Ｆｅ、Ｎ
ｉ、Ｃｕの３種類の汚染重金属すべてを同時に効率よく
ゲッタリングできることを知見し、この発明を完成し
た。
ンチアウト転位を伴う酸素析出物および積層欠陥を伴う
酸素析出物をいずれも所定密度で発生させることができ
る熱処理方法を目的に種々検討した結果、酸素を含む半
導体基板に、窒素雰囲気において、１１００℃×４時間
の熱処理を施した後、８５０〜９５０℃×１〜１６時間
＋７５０〜８５０℃×８〜３２時間の熱処理を施し、さ
らに酸素雰囲気において１１００℃×８〜１６時間の熱
処理を施すことにより、半導体基板のＬＳＩ形成領域よ
り深層範囲に、パンチアウト転位を発生した酸素析出物
（ＳｉＯ2）および積層欠陥を発生した酸素析出物をい
ずれも１０10個／ｃｍ3以上の密度で含有した半導体基
板を得ることができ、強度の向上は少ないが、Ｆｅ、Ｎ
ｉ、Ｃｕの３種類の汚染重金属すべてを同時に効率よく
ゲッタリングできることを知見し、この発明を完成し
た。
【００１９】また、Ｓｉエピ層用の基板でない上記の酸
素を含む半導体基板（Ｂ濃度が１０15〜１０17個／ｃｍ
3）に、窒素雰囲気において、８５０〜９５０℃×１〜
１６時間＋７５０〜８５０℃×８〜３２時間の熱処理を
施し、さらに酸素雰囲気において１１００℃×８〜１６
時間の熱処理を施すことにより、基板表面より基板の深
さ方向にパンチアウト転位を発生した酸素析出物および
積層欠陥を発生した酸素析出物をいずれも１０10個／ｃ
ｍ3以上の密度で含有した半導体基板を得ることがで
き、強度の向上は少ないが、Ｆｅ、Ｎｉ、Ｃｕの３種類
の汚染重金属すべてを同時に効率よくゲッタリングでき
るＳｉエピ層用の半導体基板が得られることを知見し、
この発明を完成した。
素を含む半導体基板（Ｂ濃度が１０15〜１０17個／ｃｍ
3）に、窒素雰囲気において、８５０〜９５０℃×１〜
１６時間＋７５０〜８５０℃×８〜３２時間の熱処理を
施し、さらに酸素雰囲気において１１００℃×８〜１６
時間の熱処理を施すことにより、基板表面より基板の深
さ方向にパンチアウト転位を発生した酸素析出物および
積層欠陥を発生した酸素析出物をいずれも１０10個／ｃ
ｍ3以上の密度で含有した半導体基板を得ることがで
き、強度の向上は少ないが、Ｆｅ、Ｎｉ、Ｃｕの３種類
の汚染重金属すべてを同時に効率よくゲッタリングでき
るＳｉエピ層用の半導体基板が得られることを知見し、
この発明を完成した。
【００２０】
【発明の実施の形態】この発明による半導体基板は、酸
素を含む半導体基板のＬＳＩ形成領域より深層範囲に、
ＳｉＯ2析出物を１０8〜１０12個／ｃｍ3の密度で含有
させることができるため、Ｆｅ、Ｎｉ、Ｃｕの３種類の
汚染重金属すべてを同時に効率よくゲッタリングでき、
さらに、基板強度を向上させて基板の反りを低減でき
る。
素を含む半導体基板のＬＳＩ形成領域より深層範囲に、
ＳｉＯ2析出物を１０8〜１０12個／ｃｍ3の密度で含有
させることができるため、Ｆｅ、Ｎｉ、Ｃｕの３種類の
汚染重金属すべてを同時に効率よくゲッタリングでき、
さらに、基板強度を向上させて基板の反りを低減でき
る。
【００２１】この発明において、酸素を含む半導体基板
に窒素雰囲気で１１００℃×４時間の熱処理を施す理由
は、この熱処理により基板の表面近傍、すなわち、ＬＳ
Ｉ形成領域程度に含まれる酸素が基板の外方に拡散する
ため、低酸素濃度となり、以下に示すＩＧ層形成の熱処
理により、この領域がＤＺ層となるためである。
に窒素雰囲気で１１００℃×４時間の熱処理を施す理由
は、この熱処理により基板の表面近傍、すなわち、ＬＳ
Ｉ形成領域程度に含まれる酸素が基板の外方に拡散する
ため、低酸素濃度となり、以下に示すＩＧ層形成の熱処
理により、この領域がＤＺ層となるためである。
【００２２】この発明において、ＩＧ層形成の熱処理条
件を、窒素雰囲気で、 １段目処理：７５０〜９５０℃×８〜１６時間、 ２段目処理：９５０〜１０５０℃の範囲では４〜１６時
間、１０５０℃を越え１１５０℃以下の範囲では１〜２
時間、 の範囲に限定した理由は以下の通りである。
件を、窒素雰囲気で、 １段目処理：７５０〜９５０℃×８〜１６時間、 ２段目処理：９５０〜１０５０℃の範囲では４〜１６時
間、１０５０℃を越え１１５０℃以下の範囲では１〜２
時間、 の範囲に限定した理由は以下の通りである。
【００２３】１段目処理において、温度が７５０℃未
満、処理時間が８時間未満では、酸素析出物の成長が不
十分であり、また、９５０℃を越えると同じく酸素析出
物の成長が不十分となり、処理時間が１６時間を越える
と工業生産上実用的でない。
満、処理時間が８時間未満では、酸素析出物の成長が不
十分であり、また、９５０℃を越えると同じく酸素析出
物の成長が不十分となり、処理時間が１６時間を越える
と工業生産上実用的でない。
【００２４】２段目処理において、酸素析出物の成長を
確保するには処理温度が、９５０℃〜１０５０℃の範囲
では４時間以上保持する必要あるが、保持時間が１６時
間を越えると基板の強度が低下するため好ましくない。
また、酸素析出物の成長を確保するには処理温度が、１
０５０℃〜１１５０℃の範囲では１時間以上保持する必
要あるが、保持時間が２時間を越えると基板の強度が低
下するため好ましくない。また、処理温度が１１５０℃
を越えると基板の強度が低下し好ましくない。
確保するには処理温度が、９５０℃〜１０５０℃の範囲
では４時間以上保持する必要あるが、保持時間が１６時
間を越えると基板の強度が低下するため好ましくない。
また、酸素析出物の成長を確保するには処理温度が、１
０５０℃〜１１５０℃の範囲では１時間以上保持する必
要あるが、保持時間が２時間を越えると基板の強度が低
下するため好ましくない。また、処理温度が１１５０℃
を越えると基板の強度が低下し好ましくない。
【００２５】この発明において、窒素雰囲気で１１００
℃×４時間の熱処理を施した後、ＩＧ層形成の熱処理条
件を、（１）窒素雰囲気で、８５０〜９５０℃×１〜１
６時間＋７５０〜８５０℃×８〜３２時間、さらに、
（２）酸素雰囲気で、１１００℃×８〜１６時間の熱処
理の範囲に限定した理由は以下のとおりである。
℃×４時間の熱処理を施した後、ＩＧ層形成の熱処理条
件を、（１）窒素雰囲気で、８５０〜９５０℃×１〜１
６時間＋７５０〜８５０℃×８〜３２時間、さらに、
（２）酸素雰囲気で、１１００℃×８〜１６時間の熱処
理の範囲に限定した理由は以下のとおりである。
【００２６】まず、第１段階は、窒素雰囲気で、８５０
〜９５０℃×１〜１６時間の熱処理により、酸素析出物
がパンチアウト転位を発生するが、温度および処理時間
がこの範囲外ではパンチアウト転位が発生せず、また、
続く７５０〜８５０℃×８〜３２時間の熱処理により積
層欠陥の核となる酸素析出物が発生するが、温度および
処理時間がこの範囲外では酸素析出物が積層欠陥の核と
ならない。
〜９５０℃×１〜１６時間の熱処理により、酸素析出物
がパンチアウト転位を発生するが、温度および処理時間
がこの範囲外ではパンチアウト転位が発生せず、また、
続く７５０〜８５０℃×８〜３２時間の熱処理により積
層欠陥の核となる酸素析出物が発生するが、温度および
処理時間がこの範囲外では酸素析出物が積層欠陥の核と
ならない。
【００２７】第２段階で酸素雰囲気に限定した理由は、
酸素熱処理により基板表面から格子間Ｓｉが注入され、
第１段階の７５０〜８５０℃×８〜３２時間の熱処理で
発生した酸素析出物がこの格子間Ｓｉを吸収して積層欠
陥を発生するためである。また、温度および処理時間が
この範囲外では積層欠陥の成長が起こらない。
酸素熱処理により基板表面から格子間Ｓｉが注入され、
第１段階の７５０〜８５０℃×８〜３２時間の熱処理で
発生した酸素析出物がこの格子間Ｓｉを吸収して積層欠
陥を発生するためである。また、温度および処理時間が
この範囲外では積層欠陥の成長が起こらない。
【００２８】
実施例１ 図１は、実施例に係る半導体基板の製造方法に用いる石
英ボートと熱処理炉を模式的に示した斜視図である。熱
処理炉１には後述する石英ボート４を挿入するための石
英チューブ２が内臓されている。この石英チューブ２内
の温度分布は入り口、中央部、出口でほぼ一定となって
いる。単結晶インゴットをスライスして得た半導体基板
３に熱処理を施す場合は、まず図１に示したごとく半導
体基板３を石英ボート４に載置し、この石英ボート４を
上記した熱処理炉１の石英チューブ２内に５ｃｍ／ｍｉ
ｎの速度で送り込む。
英ボートと熱処理炉を模式的に示した斜視図である。熱
処理炉１には後述する石英ボート４を挿入するための石
英チューブ２が内臓されている。この石英チューブ２内
の温度分布は入り口、中央部、出口でほぼ一定となって
いる。単結晶インゴットをスライスして得た半導体基板
３に熱処理を施す場合は、まず図１に示したごとく半導
体基板３を石英ボート４に載置し、この石英ボート４を
上記した熱処理炉１の石英チューブ２内に５ｃｍ／ｍｉ
ｎの速度で送り込む。
【００２９】次に、石英チューブ２内で半導体基板３に
窒素ガス雰囲気中で、１１００℃×４時間の熱処理を施
した後、８００℃×８時間の熱処理を施した後、続い
て、１０００℃×１６時間の３段階熱処理を施した後、
半導体基板１３を熱処理炉１０の石英チューブ１１内よ
り５ｃｍ／ｍｉｎの速度で取り出した。
窒素ガス雰囲気中で、１１００℃×４時間の熱処理を施
した後、８００℃×８時間の熱処理を施した後、続い
て、１０００℃×１６時間の３段階熱処理を施した後、
半導体基板１３を熱処理炉１０の石英チューブ１１内よ
り５ｃｍ／ｍｉｎの速度で取り出した。
【００３０】上述の方法によって得られた半導体基板
を、透過型電子顕微鏡（ＴＥＭ）により観察したとこ
ろ、基板表面から約５０μｍまで析出物の存在は確認さ
れなかった。また表面から約５０μｍ以上の範囲には、
図２に示したごとく、２枚の｛１００｝面で囲まれた長
さ３００ｎｍ程度の板状のＳｉＯ2析出物の存在が確認
され、ＳｉＯ2析出物が１×１０9個／ｃｍ3の密度をも
って確認された。
を、透過型電子顕微鏡（ＴＥＭ）により観察したとこ
ろ、基板表面から約５０μｍまで析出物の存在は確認さ
れなかった。また表面から約５０μｍ以上の範囲には、
図２に示したごとく、２枚の｛１００｝面で囲まれた長
さ３００ｎｍ程度の板状のＳｉＯ2析出物の存在が確認
され、ＳｉＯ2析出物が１×１０9個／ｃｍ3の密度をも
って確認された。
【００３１】実施例２ 実施例１と同様に単結晶インゴットをスライスして得た
半導体基板３を用い、石英チューブ２内で窒素ガス雰囲
気中で、半導体基板３に８００℃×８時間の熱処理を施
した後、続いて、１１００℃×１．５時間の２段階熱処
理を施した後、半導体基板１３を熱処理炉１０の石英チ
ューブ１１内より５ｃｍ／ｍｉｎの速度で取り出した。
半導体基板３を用い、石英チューブ２内で窒素ガス雰囲
気中で、半導体基板３に８００℃×８時間の熱処理を施
した後、続いて、１１００℃×１．５時間の２段階熱処
理を施した後、半導体基板１３を熱処理炉１０の石英チ
ューブ１１内より５ｃｍ／ｍｉｎの速度で取り出した。
【００３２】上述の方法によって得られた半導体基板
を、ＴＥＭ（透過型電子顕微鏡）により観察したとこ
ろ、基板表面から裏面まで図２に示したような板状のＳ
ｉＯ2析出物の存在が確認され、含有密度は、２×１０9
個／ｃｍ3であった。
を、ＴＥＭ（透過型電子顕微鏡）により観察したとこ
ろ、基板表面から裏面まで図２に示したような板状のＳ
ｉＯ2析出物の存在が確認され、含有密度は、２×１０9
個／ｃｍ3であった。
【００３３】実施例３ この発明に係る半導体基板と従来方法に係る半導体基板
に熱応力を負荷した際の基板の反り量を調査した。実施
例の熱処理条件は以下のとおりである。 （実施例３ａ）１１００℃×４時間の熱処理後、８００
℃×８時間＋１０００℃×８時間 （実施例３ｂ）１１００℃×４時間の熱処理後、８００
℃×８時間＋１１００℃×１．５時間 なお、従来法は文献１に示されるように、ＩＧ処理とし
て２段階熱処理を行なうとしているが、その温度Ｔ
（℃）および時間ｔ（時間）は限定されていないので以
下の２例を実施した。 （従来例１ａ）１１００℃×４時間の熱処理後、８００
℃×８時間＋１０００℃×２０時間 （従来例１ｂ）１１００℃×４時間の熱処理後、８００
℃×８時間＋１１００℃×１０時間
に熱応力を負荷した際の基板の反り量を調査した。実施
例の熱処理条件は以下のとおりである。 （実施例３ａ）１１００℃×４時間の熱処理後、８００
℃×８時間＋１０００℃×８時間 （実施例３ｂ）１１００℃×４時間の熱処理後、８００
℃×８時間＋１１００℃×１．５時間 なお、従来法は文献１に示されるように、ＩＧ処理とし
て２段階熱処理を行なうとしているが、その温度Ｔ
（℃）および時間ｔ（時間）は限定されていないので以
下の２例を実施した。 （従来例１ａ）１１００℃×４時間の熱処理後、８００
℃×８時間＋１０００℃×２０時間 （従来例１ｂ）１１００℃×４時間の熱処理後、８００
℃×８時間＋１１００℃×１０時間
【００３４】なお、熱応力の負荷は以下の手順で行っ
た。まず、半導体基板３を図１中の石英ボート４に３〜
４ｍｍの間隔で載置し、この石英ボート４を１０００℃
に設定された熱処理炉１の石英チューブ２内に１５ｃｍ
／ｍｉｎの速度で送り込む。次に、石英チューブ２内で
半導体基板３に窒素ガス雰囲気中で、１０００℃で３０
分の熱処理を施した後、熱処理後の半導体基板３を熱処
理炉１の石英チューブ２内より１５ｃｍ／ｍｉｎの速度
で取り出す。
た。まず、半導体基板３を図１中の石英ボート４に３〜
４ｍｍの間隔で載置し、この石英ボート４を１０００℃
に設定された熱処理炉１の石英チューブ２内に１５ｃｍ
／ｍｉｎの速度で送り込む。次に、石英チューブ２内で
半導体基板３に窒素ガス雰囲気中で、１０００℃で３０
分の熱処理を施した後、熱処理後の半導体基板３を熱処
理炉１の石英チューブ２内より１５ｃｍ／ｍｉｎの速度
で取り出す。
【００３５】実施例４ 半導体基板表面に５μｍのＳｉエピ層を形成したこの発
明に係る半導体基板と従来方法に係る半導体基板に、実
施例３と同様の熱応力を負荷した際の基板の反り量を調
査した。実施例の熱処理条件は以下のとおりである。 （実施例４ａ）８００℃×８時間＋１０００℃×８時間
＋Ｓｉエピ層 （実施例４ｂ）８００℃×８時間＋１１００℃×１．５
時間＋Ｓｉエピ層 従来法は以下の２例を実施した。 （従来例２ａ）８００℃×８時間＋１０００℃×２０時
間＋Ｓｉエピ層 （従来例２ｂ）８００℃×８時間＋１１００℃×１０時
間＋Ｓｉエピ層
明に係る半導体基板と従来方法に係る半導体基板に、実
施例３と同様の熱応力を負荷した際の基板の反り量を調
査した。実施例の熱処理条件は以下のとおりである。 （実施例４ａ）８００℃×８時間＋１０００℃×８時間
＋Ｓｉエピ層 （実施例４ｂ）８００℃×８時間＋１１００℃×１．５
時間＋Ｓｉエピ層 従来法は以下の２例を実施した。 （従来例２ａ）８００℃×８時間＋１０００℃×２０時
間＋Ｓｉエピ層 （従来例２ｂ）８００℃×８時間＋１１００℃×１０時
間＋Ｓｉエピ層
【００３６】図３のＡに実施例３と従来例の比較結果、
図３のＢに実施例４と従来例の比較結果を示す。基板の
反り量が約５０μｍ以上になると、リソグラフィーの工
程で品質歩留りが低下すると考えられている。図３から
明かなように、実施例３により製造された半導体基板お
よび実施例４に係る半導体基板表面に５μｍのＳｉエピ
層を形成した半導体基板は、従来法により製造された半
導体基板と比べて、反り量が非常に小さくなっているこ
とがわかる。すなわち、この発明による半導体基板の強
度は従来法と比較して非常に優れていることがわかる。
図３のＢに実施例４と従来例の比較結果を示す。基板の
反り量が約５０μｍ以上になると、リソグラフィーの工
程で品質歩留りが低下すると考えられている。図３から
明かなように、実施例３により製造された半導体基板お
よび実施例４に係る半導体基板表面に５μｍのＳｉエピ
層を形成した半導体基板は、従来法により製造された半
導体基板と比べて、反り量が非常に小さくなっているこ
とがわかる。すなわち、この発明による半導体基板の強
度は従来法と比較して非常に優れていることがわかる。
【００３７】実施例５ 図１は、実施例に係る半導体基板の製造方法に用いる石
英ボートと熱処理炉を模式的に示した斜視図である。熱
処理炉１には後述する石英ボート４を挿入するための石
英チューブ２が内蔵されている。この石英チューブ２内
の温度分布は入り口、中央部、出口でほぼ一定となって
いる。単結晶インゴットをスライスして得た半導体基板
３に熱処理を施す場合は、まず図１に示したごとく半導
体基板３を石英ボート４に載置し、この石英ボート４を
上記した熱処理炉１の石英チューブ２内に５ｃｍ／ｍｉ
ｎの速度で送り込んだ。
英ボートと熱処理炉を模式的に示した斜視図である。熱
処理炉１には後述する石英ボート４を挿入するための石
英チューブ２が内蔵されている。この石英チューブ２内
の温度分布は入り口、中央部、出口でほぼ一定となって
いる。単結晶インゴットをスライスして得た半導体基板
３に熱処理を施す場合は、まず図１に示したごとく半導
体基板３を石英ボート４に載置し、この石英ボート４を
上記した熱処理炉１の石英チューブ２内に５ｃｍ／ｍｉ
ｎの速度で送り込んだ。
【００３８】次いで、石英チューブ２内で半導体基板３
に窒素雰囲気中で、１１００℃×４時間の熱処理を施し
た後、８５０〜９５０℃×１〜１６時間＋７５０〜８５
０℃×８〜３２時間の熱処理を施し、さらに酸素雰囲気
において１１００℃×８〜１６時間の熱処理を施し、熱
処理後、半導体基板１３を載せた石英ボート４を石英チ
ューブ２内より５ｃｍ／ｍｉｎの速度で取り出した。
に窒素雰囲気中で、１１００℃×４時間の熱処理を施し
た後、８５０〜９５０℃×１〜１６時間＋７５０〜８５
０℃×８〜３２時間の熱処理を施し、さらに酸素雰囲気
において１１００℃×８〜１６時間の熱処理を施し、熱
処理後、半導体基板１３を載せた石英ボート４を石英チ
ューブ２内より５ｃｍ／ｍｉｎの速度で取り出した。
【００３９】上述の方法によって得られた半導体基板
を、透過型電子顕微鏡（ＴＥＭ）により観察したとこ
ろ、基板表面から約５０μｍまで析出物の存在は確認さ
れなかった。また表面から約５０μｍ以上の範囲には、
図４のＡに示すごとく、酸素析出物２０から発生したパ
ンチアウト転位２１、並びに図４のＢに示すごとく、酸
素析出物２０から発生した積層欠陥２２が、いずれも１
０10個／ｃｍ3以上の密度をもって確認された。
を、透過型電子顕微鏡（ＴＥＭ）により観察したとこ
ろ、基板表面から約５０μｍまで析出物の存在は確認さ
れなかった。また表面から約５０μｍ以上の範囲には、
図４のＡに示すごとく、酸素析出物２０から発生したパ
ンチアウト転位２１、並びに図４のＢに示すごとく、酸
素析出物２０から発生した積層欠陥２２が、いずれも１
０10個／ｃｍ3以上の密度をもって確認された。
【００４０】比較例 従来の熱処理に係る半導体基板について、パンチアウト
転位および積層欠陥の発生の有無をＴＥＭにより調査し
た。なお、従来法は、ＩＧ処理として２段熱処理を行な
っているが、その温度および時間は限定されていないの
で、比較例として、 （１）１１００℃×４時間の熱処理後、８００℃×１時
間＋１１００℃×１６時間、 （２）１１００℃×４時間の熱処理後、８００℃×１６
時間＋１１００℃×１６時間 （３）１１００℃×４時間の熱処理後、９００℃×１６
時間＋１１００℃×１６時間 の３つを挙げ、実施例１と比較した。
転位および積層欠陥の発生の有無をＴＥＭにより調査し
た。なお、従来法は、ＩＧ処理として２段熱処理を行な
っているが、その温度および時間は限定されていないの
で、比較例として、 （１）１１００℃×４時間の熱処理後、８００℃×１時
間＋１１００℃×１６時間、 （２）１１００℃×４時間の熱処理後、８００℃×１６
時間＋１１００℃×１６時間 （３）１１００℃×４時間の熱処理後、９００℃×１６
時間＋１１００℃×１６時間 の３つを挙げ、実施例１と比較した。
【００４１】まず、比較例（１）に係る半導体基板のＩ
Ｇ層内にて観察された典型的な酸素析出物のＴＥＭ写真
を図示化したものを図５に示す。図５に明らかなよう
に、酸素析出物は観察されたものの、パンチアウト転位
および積層欠陥は観察されなかった。次に、比較例
（２）については、酸素析出物から発生した積層欠陥は
観察されたものの、パンチアウト転位は観察されなかっ
た。最後に、比較例（３）については、酸素析出物から
発生したパンチアウト転位は観察されたものの、積層欠
陥は観察されなかった。
Ｇ層内にて観察された典型的な酸素析出物のＴＥＭ写真
を図示化したものを図５に示す。図５に明らかなよう
に、酸素析出物は観察されたものの、パンチアウト転位
および積層欠陥は観察されなかった。次に、比較例
（２）については、酸素析出物から発生した積層欠陥は
観察されたものの、パンチアウト転位は観察されなかっ
た。最後に、比較例（３）については、酸素析出物から
発生したパンチアウト転位は観察されたものの、積層欠
陥は観察されなかった。
【００４２】以上の結果から明らかなように、従来法に
より製造された半導体基板は、パンチアウト転位および
積層欠陥の両方を高密度で発生する場合がないのに対
し、実施例５ではパンチアウト転位および積層欠陥の両
方を高密度で発生していることがわかる。
より製造された半導体基板は、パンチアウト転位および
積層欠陥の両方を高密度で発生する場合がないのに対
し、実施例５ではパンチアウト転位および積層欠陥の両
方を高密度で発生していることがわかる。
【００４３】次に、実施例５と、比較例１、比較例２お
よび比較例３について、半導体基板表面の欠陥密度を調
べた結果を図６に示す。半導体基板の欠陥密度は、各基
板の表面からＦｅ、Ｎｉ、およびＣｕを別々に拡散さ
せ、さらに１０００℃×１時間の熱処理を施した後、Ｓ
ｉ基板表面をエッチングして行った。ここで、半導体基
板表面の欠陥は、各汚染重金属に起因して発生するた
め、この欠陥密度は各汚染重金属のゲッタリング能力を
示していることになる。すなわち、表面の欠陥密度が低
いほどゲッタリング能力が高いことを意味している。
よび比較例３について、半導体基板表面の欠陥密度を調
べた結果を図６に示す。半導体基板の欠陥密度は、各基
板の表面からＦｅ、Ｎｉ、およびＣｕを別々に拡散さ
せ、さらに１０００℃×１時間の熱処理を施した後、Ｓ
ｉ基板表面をエッチングして行った。ここで、半導体基
板表面の欠陥は、各汚染重金属に起因して発生するた
め、この欠陥密度は各汚染重金属のゲッタリング能力を
示していることになる。すなわち、表面の欠陥密度が低
いほどゲッタリング能力が高いことを意味している。
【００４４】図６から明らかなように、この発明により
製造された半導体基板は、比較例により製造された半導
体基板に比べて、Ｆｅ、Ｎｉ、およびＣｕの３種類すべ
ての汚染重金属に起因する欠陥密度が非常に低く、高い
ゲッタリング能力を持っていることがわかる。従って、
この発明により製造された半導体基板は高品質のＬＳＩ
を製造するための基板として非常に有用であるといえ
る。
製造された半導体基板は、比較例により製造された半導
体基板に比べて、Ｆｅ、Ｎｉ、およびＣｕの３種類すべ
ての汚染重金属に起因する欠陥密度が非常に低く、高い
ゲッタリング能力を持っていることがわかる。従って、
この発明により製造された半導体基板は高品質のＬＳＩ
を製造するための基板として非常に有用であるといえ
る。
【００４５】
【発明の効果】この発明は、酸素を含む半導体基板に、
窒素雰囲気において、１１００℃×４時間の熱処理を施
した後、７５０≦Ｔ≦９５０、８≦ｔ≦１６の熱処理を
施し、さらに９５０〜１０５０℃の範囲では４〜１６時
間、１０５０℃を越え１１５０℃以下の範囲では１〜２
時間の２段階熱処理を施すことにより、該半導体基板の
ＬＳＩ形成領域より深層の範囲にＳｉＯ2析出物を１０8
〜１０12個／ｃｍ3の密度で含有させることができ、そ
の結果、実施例に明らかなようにＦｅ、ＮｉおよびＣｕ
の３種類の汚染重金属すべてに高いゲッタリング能力を
有するだけでなく、強度が高い半導体基板を製造するこ
とができ、この半導体基板を用いれば高品質なＬＳＩを
歩留りよく製造することができる。
窒素雰囲気において、１１００℃×４時間の熱処理を施
した後、７５０≦Ｔ≦９５０、８≦ｔ≦１６の熱処理を
施し、さらに９５０〜１０５０℃の範囲では４〜１６時
間、１０５０℃を越え１１５０℃以下の範囲では１〜２
時間の２段階熱処理を施すことにより、該半導体基板の
ＬＳＩ形成領域より深層の範囲にＳｉＯ2析出物を１０8
〜１０12個／ｃｍ3の密度で含有させることができ、そ
の結果、実施例に明らかなようにＦｅ、ＮｉおよびＣｕ
の３種類の汚染重金属すべてに高いゲッタリング能力を
有するだけでなく、強度が高い半導体基板を製造するこ
とができ、この半導体基板を用いれば高品質なＬＳＩを
歩留りよく製造することができる。
【００４６】また、エピタキシャル成長により、酸素を
含まないＳｉ単結晶層を表面に形成する半導体基板にお
いては、基板の深さ方向にほぼ一定にＳｉＯ2析出物を
１０8〜１０12個／ｃｍ3の密度で含有して汚染不純物の
ゲッタリング能力に優れ、なおかつ強度が優れているた
め、この発明による半導体基板はＳｉエピ層用の半導体
基板として極めて有効である。
含まないＳｉ単結晶層を表面に形成する半導体基板にお
いては、基板の深さ方向にほぼ一定にＳｉＯ2析出物を
１０8〜１０12個／ｃｍ3の密度で含有して汚染不純物の
ゲッタリング能力に優れ、なおかつ強度が優れているた
め、この発明による半導体基板はＳｉエピ層用の半導体
基板として極めて有効である。
【００４７】さらに、この発明は、酸素を含む半導体基
板に、窒素雰囲気において、１１００℃×４時間の熱処
理を施した後、８５０〜９５０℃×１〜１６時間＋７５
０〜８５０℃×８〜３２時間の熱処理を施し、さらに酸
素雰囲気において、１１００℃×８〜１６時間の熱処理
を施すことにより、該半導体基板のＬＳＩ形成領域より
深層の範囲にパンチアウト転位を伴う酸素析出物および
積層欠陥を伴う酸素析出物をいずれも１０10個／ｃｍ3
以上の密度で含有させることができ、その結果、実施例
に明らかなようにＦｅ、ＮｉおよびＣｕの３種類の汚染
重金属すべてに高いゲッタリング能力を有する半導体基
板を提供することができる。また、Ｆｅ、Ｎｉ、Ｃｕの
３種類の汚染重金属すべてを同時に効率よくゲッタリン
グできるＳｉエピ層用の半導体基板が得られる。
板に、窒素雰囲気において、１１００℃×４時間の熱処
理を施した後、８５０〜９５０℃×１〜１６時間＋７５
０〜８５０℃×８〜３２時間の熱処理を施し、さらに酸
素雰囲気において、１１００℃×８〜１６時間の熱処理
を施すことにより、該半導体基板のＬＳＩ形成領域より
深層の範囲にパンチアウト転位を伴う酸素析出物および
積層欠陥を伴う酸素析出物をいずれも１０10個／ｃｍ3
以上の密度で含有させることができ、その結果、実施例
に明らかなようにＦｅ、ＮｉおよびＣｕの３種類の汚染
重金属すべてに高いゲッタリング能力を有する半導体基
板を提供することができる。また、Ｆｅ、Ｎｉ、Ｃｕの
３種類の汚染重金属すべてを同時に効率よくゲッタリン
グできるＳｉエピ層用の半導体基板が得られる。
【図１】この発明に係る半導体基板の製造方法に用いる
熱処理装置を示す斜視説明図である。
熱処理装置を示す斜視説明図である。
【図２】この発明に係る半導体基板内部のＳｉＯ2析出
物のＴＥＭ写真を図示化した説明図である。
物のＴＥＭ写真を図示化した説明図である。
【図３】熱応力負荷による半導体基板の反り量を示すグ
ラフであり、Ａは実施例３、Ｂは実施例４の場合を示
す。
ラフであり、Ａは実施例３、Ｂは実施例４の場合を示
す。
【図４】この発明に係る半導体基板内部のパンチアウト
転位および積層欠陥のＴＥＭ写真を図示化した説明図で
ある。
転位および積層欠陥のＴＥＭ写真を図示化した説明図で
ある。
【図５】従来の熱処理による半導体基板内部の酸素析出
物のＴＥＭ写真を図示化した説明図である。
物のＴＥＭ写真を図示化した説明図である。
【図６】
１ 熱処理炉 ２ 石英チューブ ３ 半導体基板 ４ 石英ボート ２０ 酸素析出物 ２１ パンチアウト転位 ２２ 積層欠陥
Claims (6)
- 【請求項１】 酸素を含む半導体基板において、該半導
体基板のＬＳＩ形成領域より深層範囲に、ＳｉＯ2析出
物を１０8〜１０12個／ｃｍ3の密度で含有した半導体基
板。 - 【請求項２】 酸素を含む半導体基板に窒素ガス雰囲気
において、１１００℃×４時間の熱処理を施した後、７
５０〜９５０℃×８〜１６時間の熱処理を施し、さら
に、９５０〜１０５０℃の範囲では４〜１６時間、１０
５０℃を越え１１５０℃以下の範囲では１〜２時間の熱
処理を施す請求項１の半導体基板の製造方法。 - 【請求項３】 酸素を含む半導体基板に、窒素雰囲気に
おいて、１１００℃×４時間の熱処理を施した後、８５
０〜９５０℃×１〜１６時間＋７５０〜８５０℃×８〜
３２時間の熱処理を施し、さらに酸素雰囲気において１
１００℃×８〜１６時間の熱処理を施す請求項１の半導
体基板の製造方法。 - 【請求項４】 半導体基板の表面に酸素を含まない半導
体単結晶層をエピタキシャル成長法により形成する酸素
を含む半導体基板において、基板の深さ方向にＳｉＯ2
析出物を１０8〜１０12個／ｃｍ3の密度で含有した半導
体基板。 - 【請求項５】 酸素を含む半導体基板に窒素ガス雰囲気
中において、７５０〜９５０℃×８〜１６時間の熱処理
を施した後、９５０〜１０５０℃の範囲では４〜１６時
間、１０５０℃を越え１１５０℃以下の範囲では１〜２
時間の熱処理を施す請求項４の半導体基板の製造方法。 - 【請求項６】 酸素を含む半導体基板に窒素ガス雰囲気
中において、８５０〜９５０℃×１〜１６時間＋７５０
〜８５０℃×８〜３２時間の熱処理を施し、さらに酸素
雰囲気において１１００℃×８〜１６時間の熱処理を施
す請求項４の半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8024797A JPH09199507A (ja) | 1996-01-17 | 1996-01-17 | 半導体基板およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8024797A JPH09199507A (ja) | 1996-01-17 | 1996-01-17 | 半導体基板およびその製造方法 |
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| JP8024797A Pending JPH09199507A (ja) | 1996-01-17 | 1996-01-17 | 半導体基板およびその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JPH09199507A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002049091A1 (fr) * | 2000-12-13 | 2002-06-20 | Shin-Etsu Handotai Co., Ltd. | Procede de fabrication d'une tranche de recuit et tranche obtenue |
| JP2003007710A (ja) * | 2001-06-27 | 2003-01-10 | Shin Etsu Handotai Co Ltd | シリコンウェーハの評価方法及びシリコンウェーハ |
| US6548886B1 (en) | 1998-05-01 | 2003-04-15 | Wacker Nsce Corporation | Silicon semiconductor wafer and method for producing the same |
| US7081422B2 (en) | 2000-12-13 | 2006-07-25 | Shin-Etsu Handotai Co., Ltd. | Manufacturing process for annealed wafer and annealed wafer |
| JP2015164179A (ja) * | 2014-01-29 | 2015-09-10 | 三菱マテリアル株式会社 | プラズマ処理装置用電極板及びその製造方法 |
-
1996
- 1996-01-17 JP JP8024797A patent/JPH09199507A/ja active Pending
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