KR0155170B1 - 반도체메모리 및 마이크로프로세서 - Google Patents

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Description

반도체메모리 및 마이크로 프로세서

제1도는 본 발명의 반도체 메모리의 일실시예의 배치구성도.

제2도는 제1도 실시예의 디코드회로의 구성도.

제3도는 반도체 메모리의 종래에의 배치구성도.

제4도는 입력 패드로 부터 디코더 초단에 이르는 신호전송회로의 등가회로도.

제5도는 입력 패드에 입력되는 외부신호의 파형도.

제6도는 제5도에 있어서 입력 버퍼의 위치를 변화시켰을때의 각부의 신호전송 지연 시간의 시뮬레이션 결과를 나타낸 도.

제7도 내지 제15도는 본 발명의 반도체 메모리의 다른 실시예의 배치구성도.

제16도는 본 발명의 마이크로 프로세서의 일실시예의 구성도.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체 메모리 2 : 메모리 셀 블록

3 : 입력버퍼 4 : 영역

5 : 입력 패드 6 : 디코더

7 : 입력 보호소자 10 : 마이크로 프로세서

11 : DS 마크로셀 12 : 디코더

13 : ROM 14 : TLB(Transister Lookaside Buffer)

15 : 입출력패드

본 발명은, 반도체 메모리 및 마이크로 프로세서에 관한 것으로, 특히 고속동작화를 도모하기에 적합한 입력버퍼등의 배치구성에 관한 것이다.

종래의 반도체 메모리의 일예로서, ISSCC/86m SESSION XVI STATIC RAMs THPM 16.3; A 15ns CMOS 64KRAM에 기재된 것이 알려져 있다.

이에 의하면, 복수의 메모리셀을 복수의 메모리셀 블록(메모리셀매트라고도 칭해짐)으로 분할하고, 이들에 엑세스하는 외부신호를 처리하는 입력버퍼를, 칩의 구석으로 부터 주변에 걸쳐 배치한 구성으로 되어 있다. 마찬가지로, U.S.P at, No. 4,616,310 또는 U.S.P at, No 4,831,433에 대해서도, 입력버퍼는 입력패드와 함께 칩의 주변영역에 배치되어 있음을 추정할 수 있다.

또, 종래의 마이크로 프로세서의 RAM, ROM 등의 메모리의 입력버퍼는, 메모리어레이를 포함하는 게이트어레이가 형성된 영역의 주변부에 배치한 구성으로 되어 있다(일본국 특개소 60-31239호 공보, 특개소 60-35532 호 공보, 특개소 62-285443호 공보).

한편, 반도체 메모리나 마이크로 프로세서에 있어서는 동작 시간을 단축하여 고속화하는 요망이 더욱더 강해져, 예를 들면 메모리의 엑세스시간등의 동작시간을 단축하는 것이 과제로 되어 있다.

그러나, 상기 종래 기술에 의하면, 입력 버퍼를 칩이나 메모리어레이 영역의 주변부에 배치한 구성으로 되어 있기 때문에, 입력버퍼와 그 처리 신호의 전송선(先)인 메모리셀과의 배치관계에 따라서는, 신호를 전달하는 배선길이가 길어지는 일이 있다. 이 패스길이가 길어지면, 배선등이 가지는 부유정전용량(C)와 저항(R)이 증대하게 된다.

그 결과, 전달되는 신호 펄스의 상승 또는 하강이 왜곡되고, 그 경사가 완만해지기 때문에, 일정한 역치 레벨(threshold level)로 신호를 검출하는 메모리 셀이나 논리회로에 있어서는, 실질적으로 동작 지연이 되어 나타난다. 이와 같은 지연은, 외부신호와 같이 원래 파형이 왜곡되어 있는 것에 대해서는 그다지 문제가 되지 않는다.

그러나, 입력버퍼에 있어서의 신호처리후의 외부신호는, 파형정형되어 상승등이 급준해 지기 때문에, 입력 버퍼 이후의 배선 길이(부하량)가 신호전송지연에 있어서 문제가 된다.

또, 1개의 메모리 셀 블록의 주변에 입력버퍼를 배열한 것에 대해서도, 그 입력 버퍼로 부터 다른 메모리 셀 블록에 속하는 메모리 셀에 신호를 전달하는 것이 필요한 경우는, 상기와 동일한 문제가 있다.

본 발명의 목적은, 반도체 메모리내의 입력 패드로 부터 메모리셀에 전송되는 외부신호의 전송지연시간을 단축하여, 반도체 메모리에의 엑세스를 고속화시키는데 있다.

이 목적을 달성하기 위하여, 본 발명의 반도체 메모리는, 구형(矩形)상의 반도체 칩과; 이 반도체 칩의 상면에 각각 통로를 사이에 두고 정렬 배치된 복수의 구형영역에, 각각 복수의 메모리셀을 배열하여 형성된 복수의 메모리 셀 블록과; 상기 반도체 칩의 상면의 주변영역에 형성된 복수의 입력패드와; 상기 반도체 칩의 상면에 형성된 적어도 1개의 입력 버퍼를 포함하고; 상기 입력 버퍼는 상기 입력 패드로 부터 입력되는 외부신호를 처리하고, 이 처리신호를 직접 또는 다른 논리회로를 거쳐 접속된 적어도 2개의 상기 메모리 셀 블록을 포함하는 메모리 셀 블록군의 메모리 셀에 전송하게 된 반도체 메모리에 있어서; 상기 입력 버퍼를, 해당 입력 버퍼의 처리신호가 전송되는 상기 메모리 셀 블록군에 속하는 각 메모리셀 블록에 끼워진 상기 통로내를 이 메모리 셀 블록군을 세로 또는 가로방향으로 2등분하는 선에 가장 가까운 통로내에 배치한 것을 특징으로 한다.

또, 본 발명의 목적은, 마이크로 프로세서의 중앙처리장치로부터 메모리내의 메모리셀에 전송하는 신호의 전송지연시간을 단축하여, 마이크로프로세서의 처리시간을 고속화하는데 있다.

이 목적을 달성하기 위하여, 본 발명에 의하면, 반도체 칩의 상면에 형성된 중앙처리장치와 메모리를 포함하고; 상기 메모리가, 상기 반도체 칩의 상면에 통로를 사이에 두고 정렬배치된 복수의 구형 영역에 각각 복수의 메모리셀을 배열하여 형성된 복수의 메모리 셀 블록과, 적어도 1개의 입력 버퍼를 포함하고; 상기 입력 버퍼는 상기 중앙처리장치로 부터 입력되는 외부신호를 처리하고, 이 처리신호를 직접 또는 다른 논리회로를 거쳐 접속된 적어도 2개의 상기 메모리셀 블록을 포함하는 메모리 셀 블록군의 메모리셀에 전송하도록 된 마이크로 프로세서에 있어서; 상기 입력 버퍼를, 해당 입력 버퍼의처리신호가 전송되는 상기 메모리셀 블록군에 속하는 각 메모리셀 블록에 끼워진 상기 통로내를 이 메모리셀 블록군을 가로 또는 세로방향으로 2등분하는 선에 가장 가까운 통로내에 배치한 것을 특징으로 하는 마이크로 프로세서를 제공한다.

여기서, 본 발명의 반도체 메모리 또는 마이크로 프로세서에 의하면, 메모리엑세스 시간이 단축되고, 또 마이크로 프로세서의 처리속도가 고속화 되는 것에 대하여 설명한다.

메모리에 입력되는 어드레스신호, 기입인에이블신호, 기입데이터, 어드레스스트로브신호등의 외부신호는, 통상 입력버퍼에 의하여 처리되고, 이 처리신호가 배선을 거쳐 직접 또는 그 처리 신호를 디코더 등의 논리게이트로 이루어진 논리회로에 의하여 처리하여 메모리셀에 전송된다. 이 외부신호의 전송에 요하는 시간은 각 논리게이트의 동작시간과, 배선을 포함하는 신호전송회로에 의한 전송 지연에 의존한다. 이 전송회로에 의한 전송지연은 전송회로의 저항(R)과 전송회로의 부유정전용량(C)에 의하여 결정되는 시정수(T)에 의존하고, 이 시정수(T)가 커지면 전송지연이 증대한다. 즉, 전송되는 펄스가 상기 시정수(T)에 따라 왜곡되고, 그 펄스의 상승과 하강이 상기 시정수(T)에 따라 완만한 경사의 펄스가 된다. 따라서, 일정한 역치 레벨로 동작하는 메모리셀이나 논리게이트는, 그 상승과 하강의 경사의 정도에 따라 동작이지연되게 된다. 이 전송지연은 전송되는 펄스의 상승 또는 하강이 급준하면 할수록 영향이 크다. 이점, 입력버퍼에 입력되는 외부신호는 외부전송회로에 의하여 펄스의 상승과 하강이 이미 완만한 경사의 것으로 되어 있기 때문에, 입력 버퍼에 이르는 칩내 배선의 시정수가 신호의 전송지연에 영향을 미치는 정도는 작다. 한편, 버퍼를 통과한 펄스의 파형은, 상승, 하강 모두 급준한 파형으로 정형된다. 따라서, 입력 버퍼 이후의 신호전송 회로의 시정수의 증대는, 신호의 전송지연에 크게 영향을 미친다.

그러므로, 본 발명은 상기한 바와 같이, 입력버퍼를 메모리셀 블록군의 중간 영역에 배치하고, 그 입력버퍼로 부터 각 메모리셀에 이르는 배선의 패스길이를 짧게 한 것이다. 이에 의하여 입력버퍼 이후의 배선 저항과 부유정전용량이 작아지고, 이에 따라 상기 시정수가 작아진다. 따라서, 입력버퍼에서 파형 정형된 급준한 상승과 하강을 가지는 펄스는 상기 상승과 하강의 왜곡이 작은 상태인 채로 전송되기 때문에, 일정한 역치 레벨로 동작하는 메모리셀 또는 논리게이트는 작은 지연으로 동작하게 된다. 이 결과, 입력패드로 부터 메모리셀에 이르는 신호의 전송시간을 크게 단축할 수 있어, 메모리엑세스를 고속화할수 있다. 또, 마이크로 프로세서의 처리속도를 고속화할수가 있다. 더욱이, 입력패드를 상기 반도체 칩의 주변영역내의 상기 입력버퍼에 가까운 영역에 배치하면, 상기 입력패드로 부터 상기 입력버퍼에 이르는 신호의 패스길이을 짧게할수가 있기 때문에, 한층 신호의 전송시간을 단축할수 있다.

이와 같은 전송시간의 단축은, 한편으로 어드레스 디코더의 논리게이트의 단수증가의 가능성을 초래하고, 이에 따라 어드레스 디코더 및 메모리셀블록의 시스템 설계 또는 레이아웃 설계에 있어서의 설계자유도가 증가한다.

또, 입력버퍼를 반도체 칩의 주변영역에 배치하지 않기 때문에, 그 주변영역에 배치가 한정되는 입력 패드의 레이아웃싱의 설계의 자유도가 증가한다. 특히 메모리가 대규모화하여 입출력의 신호수가 증가한 경우의 실용적 이점이 크고, 또 칩면적 축소의 가능성을 초래한다.

이하, 본 발명의 실시예를, 첨부한 도면을 참조하여, 상세하게 설명한다.

제1도는, 본 발명을 256 키로비트의 SRAM에 적용한 실시예를 나타낸다. 도시한 바와 같이 반도체 메모리(1)는 원칩구성의 것으로 이루어지고, 각 메모리셀은 예를 들면 4개의 메모리셀 블록(매트) 2A ∼ D로 분할하여, 통로를 사이에 두고 정렬 배치되어 있다.

각 메모리셀 블록 사이에 형성된 통로는, 배선 또는 논리소자가 형성되는 영역으로 되어 있다. 또한, 본 발명은 복수칩의 반도체 메모리장치에도 적용할 수 있다. 또, 메모리셀 블록수는 통상은 더 많으나(예를 들면 32분할), 도면을 간단하게 하기 위하여 4분할의 것을 예시한 것에 지나지 않는다.

입력 버퍼(3)는, 메모리셀 블록군(2A∼ D)을 세로방향으로 2등분하고, 이 2등분선에 따른 메모리셀블록(2C와 2D) 사이의 통로의 영역(4)에, 적어도 1개 또는 복수가 집중배치되어 있다.

메모리셀블록의 세로 또는 가로방향의 수가 기수인 경우는, 2등분선에 가까운 메모리셀블록 사이의 통로에 배치한다. 입력버퍼(3)의 갯수는 장치의 구성에 따라 다르나, 일반적으로 수개 내지 20수개 정도이고, 이들은 도시한 영역(4)내에 적절하게 배치된다.

이들 입력버퍼(3)의 입력신호는, 칩의 하변에 따라 배치된 입력패드(5)로 부터, 배선을 거쳐 직접 입력되고 있다.

한편, 입력버퍼(3)의 출력신호는, 디코더(6A ∼ 6C)를 거쳐 메모리셀에 입력되어 있다. 디코더(6)는 제2도에 나타낸 논리구성으로 이루어진 3단 구성의 것으로 되어 있다. 제1도는 도면을 간단하게 하기 위하여, 메인워드라인의 지연시간이 가장 큰 신호패스의 것으로 대표하여 나타내고 있고, 이 라인을 제2도에서는 굵은 선으로 나타내고 있다. 제2도의 디코더(6)는 일례로서, 각단의 논리게이트에 부쳐진 숫자는, 그 구성갯수를 나타내고, 각각의 출력라인에 부쳐진 F.O(fan out)와 숫자는 회로수를 나타내고 있다. 도면으로 부터 알수 있는 바와 같이, 1개의 입력버퍼(3)에 대하여 많은 논리게이트를 포함하는 배선이 접속되어 있다. 따라서, 이들 배선의 부유정전용량(C)과 저항(R)이 1개의 입력버퍼(3)에서 본 부하가 되고, 그 시정수(T)가 커지면 신호파형이 왜곡되어 시간 지연으로 이어지는 것이다.

그런데, 본 실시예에 의하면, 입력버퍼(3)의 처리신호의 전송선이 되는 메모리셀 블록군(2A ∼ D)을 2등분하고, 그 분할선에 따른 또는 가장 가까운 메모리셀블록(2C와 2D) 사이의 통로에 입력버퍼 3)를 배치하였기 때문에 입력버퍼(3)로 부터 가장 먼 디코더 최종단(6C) 또는 메모리 셀에 이르는 신호의 패스길이를, 최대로도 칩의 짧은 변과 긴변을 합친 길이 이하로 할수 있다. 이점, 입력버퍼(3)를 칩의 구석 또는 주변부에 배치하였다고 하면, 상기 실시예 보다도 최대로 칩의 긴변의 1/2만큼만 신호의 패스가 길어진다.

또, 본 실시예에 의하면, 디코더초단의 논리게이트(6A)를 입력버퍼(3)의 가까이에 배치할 수 있음과 동시에, 제 2단의 논리게이트(6B)도 초단(6A)의 가까이에 배치할수 있어, 디코더(6)의 배선길이를 단축할수 있다.

이결과, 본 실시예에 의하면, 입력 버퍼(3)로 부터 메모리셀 또는 최종단의 논리게이트(6C)에 이르는 신호전송회로의시정수가 작아지고, 그 만큼 신호전송의 지연을 작게할수 있다.

또한, 디코더(6)의 구성은, 3단에 한하지 않고 몇단이어도 좋음은 물론이다.

또, 입력버퍼의 배치위치는, 메모리셀 블록이, 칩의 어느곳에 치우쳐 있어도, 메모리셀 블록군의 중간부에 있으면 되기 때문에, 메모리셀블록의 위치에 따라서는, 칩의 중앙부분으로 부터 벗어나도 좋다.

여기서, 제1도 실시예의 지연시간 단축의 효과에 대하여, 제3도에 나타낸 종래의 입력 버퍼의 배치에의한 경우와 본 실시예를 시뮬레이션에 의하여 비교한 바, 본 실시예의 지연시간이 2.4n sec이였던것에 대하여, 종래에는 2.7n sec로, 0.3n sec의 단축효과가 확인되었다. 이 단축은, 그대로 메모리엑세스 시간의 단축에 연결되는 것이다. 또한, 상기의 지연시간은, 신호전압 파형높이의 절반 값을 역치레벨로 하고, 입력버퍼(3)의 출력으로부터 디코더(6)의 출력까지의 사이에서 구한 것이다.

여기서, 또, 제4도, 제5도 및 제6도를 사용하여, 입력버퍼(3)를 상기 실시예의위치에 배치함으로써 입력패드(5)로 부터 디코더초단(6A)에 이르는 신호의 전송지연이 단축되는 것에 관한 시뮬레이션 결과를 설명한다. 이 시뮬레이션은, 제4도에 나타낸 바와 같이, 입력패드(5)로 부터 디코더초단(6A) 까지의 거리가 10mm인 경우를 예로하고, 그들의중간에 입력버퍼(3)를 배치한다. 디코더초단(6A)의 입력부하를 1.5PF라고 가정하고, 배선재료는 3 μm폭의 알루미늄합금을 사용한다. 또한, 입력패드(5)에 설치된 입력보호소자(7)는, 제 1의 MOSFET와 이것에 병렬접속된 저항과 게이트가 단락되어 다이오드로서 작용하는 제 2의 MOSFET로 이루어진 잡음을 흡수하는 소자이고, 설정전압 이상의 전원전압이 제 1의 MOSFET의 제어단자에 입력되었을때에 다이나믹하게 그 저항값이 감소되는 특성을 갖는다. 지금 입력패드(5)로 부터 입력버퍼(3) 까지의 거리를 L1으로 하고, 입력버퍼(3)로 부터 디코더 초단(6A) 까지의 거리를 L2로 한다.

따라서, L1+L2=10mm이다. 또, 입력패드(5)로 부터 입력되는 외부신호의 펄스의 상승파형은 제5도에 나타낸 바와 같이 완만한 경사를 가지는 왜곡된 파형으로 한다.

이와 같은 시뮬레이션 조건하에, L1과 L2를 변화시켰을때의 각부의신호의 전송지연을 시뮬레이션한 결과가 제6도에 도시되어 있다. 제6도의 세로축은 입력패드(5)로 부터의 신호지연시간(TD)을 나타내고, 가로축은 L1 또는 L2를 나타낸다.

또, 도면중의 선 A,B,C는 각각, 입력패드(5)로 부터 입력버퍼(3)의 입력단까지의 신호지연시간, 입력패드(5)로 부터 입력버퍼(3)의 출력단까지의 신호지연시간, 입력패드(5)로 부터 디코더초단(6A)의 입력단까지의 신호지연시간을 나타낸다. 이 도면으로 부터 명백한 바와 같이, L1을 길게하고, L2를 짧게함에 따라, 전송지연이 짧아진다. 이 경향은, 디코더(6A)의 입력부하가 켜짐에 따라 현저해 지는 것이다.

이상 설명한 바와 같이, 상기 실시예에 의하면, 입력버퍼(3)를 메모리셀 블록군(2A ∼ 2D)의 중간영역에 배치하고, 그 입력 버퍼(3)로 부터 각 메모리셀에 이르는 신호의 패스길이를 짧게하였기 때문에, 입력버퍼(3) 이후의 배선의 저항과 부유정전용량이 작아지고, 이에 따라 상기 시정수가 작아진다. 따라서, 입력버퍼(3)에서 파형정형된 급준한 상승과 하강을 가지는 펄스는 상기 상승과 하강의 왜곡이 작은 상태인 채로 전송되기 때문에, 일정한 역치 레벨에서 동작하는 메모리셀 또는 논리게이트는 작은 지연으로 동작하게 된다.

이 결과, 입력패드(5)로 부터 메모리셀에 이르는 신호의 전송시간을 크게 단축할수 있어, 메모리엑세스를 고속화할수 있다. 또한, 입력패드(5)를 상기 반도체칩의 주변영역내의 상기 입력버퍼(3)에 가까운 영역에 배치하면, 상기 입력패드(5)로 부터 상기 입력버퍼(3)에 이르는 신호의 패스길이를 단축할수 있기 때문에, 한층 신호의 전송시간을 단축할 수 있다.

이와 같은 전송시간의 단축은, 한편으로 어드레스티코더(6)의 논리게이트의 단수증가의 가능성을 초래하고, 이에 의하여 어드레스디코서(6) 및 메모리셀 블록(2)의 시스템설계 또는 레이아웃 설계에 있어서의 설계자유도가 증가한다. 또, 입력버퍼(3)를 반도체 칩의 주변영역에 배치하지 않기 때문에, 그 주변영역에 배치가 한정되는 입력패드(5)의 레이아웃싱의 설계의 자유도가 증가한다. 특히 메모리가 대규모화하여 입출력의 신호수가 증가한 경우의실용적이점이 크고, 또 칩 면적축소의 가능성을 초래한다.

제7도 내지 제15도에, 입력버퍼(3)와 입력패드(5)의 배치에 관한 다른 실시예를 나타낸다. 전체의 배치설계와의관계에서, 1조의 메모리셀블록 사이에 모든 입력버퍼(3)를 집중배치할 수 없는 경우는, 이들의 실시예에 나타낸 바와 같이, 2등분선에 따른 영역이고, 또한 셀블록 사이의 영역인 것을 만족시키는 다른 통로에 배치한다. 이들에 의해서도, 제1도 실시예와 동일한 효과가 얻어진다.

또, 입력패드(5)에 대해서도, 입력단자의 배치를 포함한 전체구성과의 관계에서, 배치를 결정할 수가 있다.

또한, 입력패드(5)와 입력버퍼(3)의 상호위치관계에 대해서는, 대응하는 것끼리를 근접시켜 배치하는 것이, 시간 단축면에서 바람직하다.

제7도, 제10도 및 제14도에 나타낸 것은, 디코더초단(6A)이 메모리셀블록(2A와 2B 및 2C와 2D) 사이에 각각 배치되어 있는 경우에, 입력버퍼(3)를 그것들에 맞추어 2개소에 분산하여 배치한 실시예이고, 각각의 신호전송시간을 단축할 수 있으므로 바람직하다.

또한, 제10도와 제14도에서는, 칩주변부 영역의 스페이스의 제약으로 부터, 일부 또는 전부의 입력패드(5)가 입력버퍼(3)로 부터 떨어진 위치에 설치되어 있다. 그러나, 상기한 바와 같이, 입력패드(5)로 부터 입력버퍼(3)에 이르는 지연시간은, 신호전송회로전체에서 보면 작기 때문에 허용할 수 있다. 제8도, 제11도 및 제15도에는, 디코더초단(6A)이 메모리셀블록(2A와 2C 및 2B와 2D)의 사이에 각각 배치되어 있는 경우를 나타낸다.

제9도와 제12도의 실시예는, 4개로 분할된 메모리셀블록(2A ∼ 2D) 사이의 각 통로에 각각 입력버퍼(3)를 분산시켜 배치한 것으로서, 디코더초단(6A)이 메모리셀블록군의 중심부에 배치되어 있는 경우에 적합한 실시예이다. 이에 의하면, 각 메모리셀블록에 이르는 신호의 전송시간을 평균하여 최소화할수 있다.

제16도에, 본 발명의 마이크로 프로세서의 일실시예의 구성도를 나타낸다. 본 실시예는, 마이크로 프로세서의 ROM에 상기 반도체 메모리의 기술을 적용한 것이다. 도시한 바와 같이, 마이크로 프로세서(10)는, DS(Data Structure)마크로셀(11), 디코더(12), ROM(13), TLB(Transister Lookaside Buffer)(14), 복수의 입출력패드(15)가 반도체 칩상에 형성되어 있다.

ROM(13)은 명령이나 제어신호를 해독하는 기능을 갖는다.

디코더(12)는 ROM(13)으로 부터 출력되는 데이터를 받아, 연산용신호로 디코드한다. DS마크로셀(11)은 디코드된 연산용신호를 받아, 각종의 연산처리를 실행한다. TLB(14)는 DS마크로셀(11)의 연산결과인 논리어드레스를 메모리어드레스등의 물리어드레스로 변환하는 기능을 갖는다. 본 실시예의 ROM(13)은 제1도 실시예의 메모리와 같이, 메모리어레이가 복수의 메모리셀 블록으로 분할되어 있다. 디코더(12)로 부터 입력되는 외부신호는 입력패드를 거치지 않고 직접버퍼에 인도되고, 다시 어드레스디코더를 거쳐 또는 직접 메모리셀에 전송된다. 이 입력버퍼는 상기 실시예와 같이 신호의 전송선의 메모리셀 블록군의 중간 영역에 배치된다.

본 실시예의 마이크로프로세서(10)에 의하면, 메모리엑세스 시간이 고속화되기 때문에, 마이크로 프로세서의 처리속도도 고속화되게 된다. 또, 메모리엑세스가 고속화됨으로써, 동일처리속도에 있어서 디코더(12)의 시스템설계나 DS마크로셀(11)의 시스템설계의 자유도의 폭이 증가하여, 요구되는 규정에 알맞는 연산시스템 마이크로프로세서를 제공할 수 있는 가능성을 초래한다.

또한, 제16도 실시예는, 본 발명의 반도체 메모리를 마이크로프로세서의 ROM에 적용한 것을 설명하였으나, 마찬가지로 마이크로프로세서의 RAM에도 적용할 수 있다.

Claims (9)

1. 구형상의 반도체 칩과; 이 반도체 칩의 상면에 각각 통로를 사이에 두고 정렬배치된 복수의 구형영역에, 각각 복수의 메모리셀을 배열하여 형성된 복수의 메모리셀 블록과; 상기 반도체 칩의 상면의 주변영역에 형성된 복수의 입력패드와; 상기 반도체칩의 상면에 형성된 적어도 1개의 입력버퍼를 포함하고; 상기 입력버퍼는 상기 입력패드로 부터 입력되는 외부신호를 처리하고, 이 처리신호를 직접 또는 다른 논리회로를 거쳐 접속된 적어도 2개의 상기 메모리셀블록을 포함하는 메모리셀블록군의 메모리셀에 전송하는 반도체 메모리에 있어서; 상기 입력버퍼를, 해당 입력버퍼의 처리신호가 전송되는 상기 메모리셀블록군에 속하는 각 메모리셀블록에 끼워진 상기 통로내를 이 메모리셀블록군을 세로 또는 가로방향으로 2등분하는 선에 가장 가까운 통로내에 배치한 것을 특징으로 하는 반도체 메모리.
2. 제1항에 있어서, 상기 입력버퍼에 입력되는 외부신호가, 어드레스 신호, 기입인에이블 신호, 기입데이터, 어드레스스트로브신호 중 적어도 1개의 신호인 반도체 메모리.
3. 제1항에 있어서, 상기 입력버퍼에 입력되는 외부신호가 어드레스신호이고, 상기 논리회로가 어드레스디코더이고, 이 어드레스디코더의 적어도 초단의 논리소자가 해당입력버퍼가 배치된 상기 통로에 배치된 반도체메모리.
4. 제1항에 있어서, 상기 입력패드가 상기 반도체 칩의 주변영역 내의 상기 입력버퍼가 배치된 상기 통로에 인접하는 영역에 배치된 반도체 메모리.
5. 제2항에 있어서, 상기 입력패드가 상기 반도체 칩의 주변영역내의 상기 입력 버퍼가 배치된 상기 통로에 인접하는 영역에 배치된 반도체 메모리.
6. 제3항에 있어서, 상기 입력패드가 상기 반도체 칩의 주변 영역내의 상기 입력 버퍼가 배치된 상기 통로에 인접하는 영역에 배치된 반도체 메모리.
7. 반도체 칩의 상면에 형성된 중앙처리장치와 메모리를 포함하고; 상기 메모리가, 상기 반도체칩의 상면에 통로를 사이에 두고 정렬배치된 복수의구형영역에 각각 복수의 메모리셀을 배열하여 형성된 복수의 메모리셀 블록과, 적어도 1개의 입력버퍼를 포함하고; 상기 입력 버퍼는 상기 중앙처리장치로 부터 입력되는 외부신호를 처리하고, 이 처리신호를 직접 또는 다른 논리회로를 거쳐 접속된 적어도 2개의 상기 메모리셀 블록을 포함하는 메모리셀 블록군의 메모리셀에 전송하도록 된 마이크로 프로세서에 있어서, 상기 입력버퍼를, 해당 입력 버퍼의처리신호가 전송되는 상기 메모리셀블록군에 속하는 각 메모리셀블록에 끼워진 상기 통로내를, 이 메모리셀블록군을 세로 또는 가로방향으로 2등분하는 선에 가장 가까운 통로내에 배치한 것을 특징으로 하는 마이크로 프로세서.
8. 제7항에 있어서, 상기 입력버퍼에 입력되는 외부신호가, 어드레스 신호, 기입인에이블 신호, 기입데이터, 어드레스스트로브신호 중 적어도 하나의 신호인 마이크로 프로세서.
9. 제7항에 있어서, 상기 입력버퍼에 입력되는 외부신호가 어드레스신호이고, 상기 논리회로가 어드레스디코더이고, 이 어드레스티코더의 적어도 초단의 논리소자가 해당 입력버퍼가 배치된 상기 통로에 배치된 마이크로 프로세서.

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