KR0145929B1 - 시분할스위치의 이중화제어회로 - Google Patents

Abstract

본 시분할 스위치의 이중화제어회로는 전원오프시나 CMMA 탈실장시 클럭이 유실되는 것을 방지할 수 있도록 구현된 것으로, 자신편 회로팩 탈장상태 검출신호, CMMA에서 사용되는 기준클럭, 상대편 회로팩 탈장상태 검출신호, 상대편 이중화신호 및 상대편 전원오프시 초기 전원고장신호에 의하여 생성되는 상대편 전원알람신호를 논리조합하여 자기편의 초기 이중화 제어신호를 생성하는 제 1 논리조합회로(201), 상대편 이중화상태신호와 자기편 이중화상태신호를 논리조합하여 CMMA 탈실장시 동시에 비활성화상태가 되는 것을 방지하기 위한 제어신호를 생성하는 제 2 논리조합회로(202), 상대편 이중화신호, 상대편 전원알람신호, 상대편 CMMA탈장상태 검출신호 및 초기 이중화신호를 논리조합하여 자기편의 이중화 제어신호를 생성하는 제 3 논리조합회로(203)으로 구성된다.

Description

시분할스위치의 이중화제어회로

제 1도는 종래의 시분할 스위치의 이중화제어회로이고,

제 2도는 본 발명에 따른 시분할 스위치의 이중화제어회로이다.

본 발명은 대용량 전전자 교환기에 있어서 시분할 스위치의 이중화제어회로에 관한 것으로, 특히 전원 온/오프나 공통제어메모리회로팩(CMMA)의 탈실장에 의한 이중화절체시 클럭유실을 최소화하기 위한 시분할 스위치의 이중화제어회로에 관한 것이다.

일반적으로 시분할 스위치는 한 플랜당 타임슬롯 인터체인지 회로팩(Time Slot Interchange Circuit Pack ; 이하 TSIA라 함)4매, 공통제어메모리 회로팩(Common Control Memory Circuit Pack ; 이하 CMMA라 함) 1매, 전원공급장치 1매로 구성되어 있고, A플랜(Plane)과 B플랜에 의한 이중화 구현시에는 TSIA 8매, CMMA 2매, 전원공급장치 2매로 구성되게 된다.

이러한 시분할 스위치의 이중화 구현시, A플랜과 B플랜간의 이중화제어는 제 1도에 도시된 바와 같은 이중화제어회로에 의해 제어된다.

제 1도에 도시된 이중화제어회로는 자기편 회로팩 탈장상태 검출신호, 자신의 CMMA에 사용중인 기준클럭(여기서는 4MHz), 상대편의 회로팩에 대한 탈장상태 검출신호, 상대편의 이중화상태신호와 상대편 전원공급장치의 전원오프로 인해 발생되는 상대편 전원알람신호 및 상대편 CMMA탈장상태 검출신호를 이용하여 자기편의 이중화상태를 제어하는 신호를 출력한다.

좀더 상세하게 설명하면, 자기편의 시분할 스위치가 활성화(ACTIVE) 상태에서 자기편의 회로팩내에 CMMA를 제외한 나머지 회로팩 중 어느 한 회로팩이라도 탈장되면, 제 1도의 자기편 회로팩 탈장상태 검출신호는 'H'상태로 인가된다. 인가된 신호는 D플립플롭(DFF1)의 입력단으로 전송된다. D플립플롭(FF1)은 기준클럭의 1T사이클동안 입력단에 인가된 자기편 회로팩 탈장상태 검출신호를 지연시켜 준다.

부논리곱소자(HAND1)는 자기편 탈장상태 검출신호와 D플립플롭(DFF1)의 반전출력신호(/Q)를 부논리곱하는 것으로, 활성화상태에 있는 자기편 회로팩에서 상술한 바와 같이 CMMA를 제외한 단 하나의 회로팩이라도 탈장되면, 입력단으로 인가되는 신호가 모두 'H'상태를 가지므로 기준클럭 1T동안 'L'상태를 유지한다.

논리합소자(OR2)는 활성화상태에 있는 자기편 회로팩의 탈장시, 상대편 회로팩으로부터 전송되는 상대편 탈장상태 검출신호가 상대편 회로팩의 실장상태로 인하여 'H'로 인가되면 'H'상태신호를 출력하고, 상대편 회로팩 탈장상태 검출신호가 회로팩의 탈장으로 인하여 'L'로 인가되면 상술한 부논리곱소자(NAND1)의 출력값을 그대로 출력한다.

논리곱소자(AND1)는 자기편의 회로팩을 비활성화(Stand-by)상태로 설정하는 제어신호를 출력하는 소자로, 논리합소자(OR2)로부터 전송되는 신호가 'L'레벨이거나 후술할 논리합소자(OR4)로부터 전송되는 신호가 'L'레벨일 때 'L'을 출력한다. 논리곱소자(AND1)에서 출력된 신호는 D플립플롭(DFF3)의 프리세트단자(PR)로 전송된다.

D플립플롭(FF3)은 프리세트단자(PR)로 'L'레벨의 신호가 인가되면 자기편의 회로팩을 활성화(Active)상태에서 비활성화(Stand-by)상태로 천이시키는 이중화제어신호를 출력한다.

한편, 논리합소자(OR1)는 비활성화상태에 있는 자기편의 회로팩이 실장상태일 때, 자기편의 탈장상태 검출신호는 'L'상태로 인가되고 D플립플롭(DFF1)의 반전출력단(/Q)을 통해 'L'레벨신호가 전송되므로 기준클럭의 1T만큼 'L'상태를 유지하는 역할을 한다.

논리합소자(OR3)는 활성화상태인 상대편 회로팩 탈장상태 검출신호가 상대편 회로팩의 탈장으로 'H'레벨로 전송되면, 인버터(IN1)를 통해 'L'레벨로 반전되어 전송되므로 논리합소자(OR1)의 출력신호를 그대로 출력하고, 활성화상태인 상대편 탈장상태 검출신호가 실장상태를 유지하므로 인하여 'L'레벨신호가 전송되면, 인버터(IN1)를 통해 'H'레벨로 반전되어 전송되므로 논리합소자(OR1)의 출력신호는 무시하고 'H'레벨신호를 출력한다. 이 때 논리합소자(OR3)의 출력신호가 'L'이면, 후술할 논리곱소자(AND2)가 'L'신호를 출력하므로 D플립플롭(DFF3)는 클리어되어 비활성화되어 있는 자기편의 회로팩을 활성화시킨다.

D플립플롭(DFF2)에 입력되는 상대편 이중화신호는 미도시된 CMMA간 주고 받은 이중화신호로 상대편으로부터 수신되는 상대편 이중화상태신호이다. 기준클럭은 D플립플롭(FF1)에 인가되는 기준클럭과 동일한 기준클럭이 된다. D플립플롭(FF2)은 상대편 이중화상태가 활성화 상태('L'상태)에서 비활성화상태('H')로 천이시 또는 비활성화상태에서 활성화상태로 천이시 기준클럭의 1T만큼 상대편 이중화신호를 지연시켜 주는 역할을 한다.

논리합소자(OR4)는 상대편 이중화상태가 비활성화상태에서 활성화상태로 천이하면 기준클럭의 1T만큼 'L'신호를 유지하여 D플립플롭(DFF3)를 프리세트시키므로 자기편의 이중화상태를 비활성화시킬 수 있도록 한다.

부논리곱소자(NAND2)는 상대편 이중화상태가 활성화상태에서 비활성화상태로 천이시 기준클럭의 1T만틈 'L'신호를 유지하여 D플립플롭(DFF3)을 클리어시켜 자기편의 이중화상태를 활성화시킬 수 있도록 한다.

인버터(IN2)는 상대편의 전원이 오프되어 알람신호가 발생되면 논리레벨을 반전시켜 논리곱소자(AND2)로 'L'레벨신호를 전송하므로 D플립플롭(FF3)을 클리어시켜 자기편의 이중화상태를 활성화시킨다. 인버터(IN3) 역시 상대편의 이중화를 관장하는 CMMA회로팩의 탈장으로 CMMA탈장상태 검출신호가 'H'로 인가되면 반전시켜 D플립플롭(FF3)을 클리어시킴으로 자기편의 이중화상태를 활성화시킨다.

그러나 이와 같이 이중화제어시, 상대편의 전원공급장치의 전원오프로 'L'상태에서 'H'상태로의 논리레벨이 변화되는 것을 CMMA가 인식하는 시간은 보통 20ms이상이 걸리게 되어 이중화제어회로로 인가되는 상대편 전원알람신호의 논리레벨변화가 지연되어 이중화절체시 수십ms의 클럭이 유실되는 문제가 발생된다.

또한 CMMA는 이중화된 회로팩간에 이중화동작을 수행할 수 있도록 정보를 전송하는 것인데 이러한 CMMA회로팩의 탈실장으로 인하여 이중화 절체가 이루어질 때, 이중화정보로 사용되는 신호들에 불안정한 상태가 존재하여 수십 ms동안 불규칙하게 클럭유실 현상이 발생되는 문제가 있었다.

따라서 본 발명은 전원오프시 이중화제어회로로 인위적인 초기전원고장(Initial Power Fail)신호를 제공하여 전원오프로 인한 이중화절체시 클럭의 유실을 방지할 수 있는 시분할 스위치의 이중화제어회로를 제공하는데 있다.

본 발명의 다른 목적은 이중화구조로 이루어진 시분할 스위치내의 CMMA 회로팩 탈실장시 클럭유실을 최소화하는 시분할 스위치의 이중화제어회로를 제공하는데 있다.

상기 목적을 달성하기 위하여 본 발명에 따른 장치는, 타임슬롯 인터체인지 회로팩(TSIA), 공통제어 메모리회로팩(CMMA) 및 전원공급장치를 구비한 시분할 스위치의 이중화제어회로에 있어서 : 자신편 회로팩 탈장상태 제어신호, 상기 공통제어메모리 회로팩에서 사용되는 기준클럭신호, 상대편 회로팩 탈장상태 검출신호, 상대편 이중화상태신호 및 상대편 전원오프시의 초기전원고장(IPF)신호에 의하여 생성되는 상대편 전원알람신호의 반전신호를 논리조합하여 자기편의 초기이중화 제어신호를 생성하는 제 1 논리조합회로(201) : 상대편 이중화상태신호와 자기편 이중화상태신호를 논리조합하여 상기 CMMA탈실장시 이중화된 양플랜이 모두 비활성화상태로 빠지는 것을 방지하기 위한 제어신호를 상기 제 1 논리조합회로(201)로 제공하는 제 2 논리조합회로(202) ; 상기 상대편 이중화 신호를 반전한 신호, 상대편 전원알람신호, 상대편 CMMA탈장상태 검출신호 및 상기 제 1 논리조합회로(201)로부터 생성되는 자기편 초기 이중화제어신호를 논리조합하여 자기편 이중화제어신호를 생성하는 제 3 논리조합회로(203)으로 구성됨을 특징으로 한다.

이어서, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세하게 설명하기로 한다.

제 2도는 본 발명에 따른 시분할 스위치의 이중화제어회로로서, 초기 이중화 제어신호를 생성하는 논리조합회로(201), 이중화구조를 이루는 2플랜이 동시에 동일한 모드로 설정되지 않도록 제어하기 위한 논리조합회로(202) 및 이중화 절체시 실질적인 자기편 이중화제어신호를 생성하는 논리조합회로(203)으로 구성된다.

우선, 자신편 회로팩탈장상태 검출신호, CMMA에서 사용되는 기준클럭, 상대편 회로팩 탈장상태 검출신호, 상대편 이중화신호 및 상대편 전원알람신호를 이용하여 초기 이중화제어신호를 생성하는 논리조합회로(201)는 제 1도와 동일하게 구성된 D플립플롭(DFF1), 부논리곱소자(NAND1), 논리합소자(OR1), 인버터(IN1), 논리합소자(OR3)와, 상대편 이중화신호와 상대편 전원알람신호를 논리조합하는 논리합소자(OR5), 논리합소자(OR5)의 출력신호를 기준클럭의 1T만큼 지연하는 D플립플롭(DFF4), D플립플롭(DFF4)의 반전출력신호와 논리합소자(OR5)의 출력신호를 논리조합하는 논리합소자(OR6), 후술할 논리조합회로(202)로부터 제공되는 A신호와 논리합소자(OR6)의 출력신호 및 논리합소자(OR2)의 출력신호를 논리조합하는 논리곱소자(AND3), 논리합소자(OR5)의 출력신호와 D플립플롭(DFF4)의 반전 출력신호를 논리조합하기 위한 부논리곱소자(NAND3), 논리합소자(OR3) 및 부논리곱소자(NAND3)의 출력 신호와 후술한 논리조합회로(202)에서 제공되는 B신호를 논리조합하는 논리곱소자(AND4), 논리곱소자(AND3)의 출력신호에 의하여 프리세트상태가 제어되고 논리곱소자(AND4)의 출력신호에 의하여 클리어상태가 제어되어 자기편의 초기 이중화제어신호를 출력하는 D플립플롭(DFF3)으로 구성된다.

이와 같이 구성된 논리조합회로(201)내에서 제 1도와 동일한 부호를 사용한 것은 동일한 기능을 수행하는 것으로, 동작설명은 생략하기로 한다.

논리조합회로(201)내의 자기편 회로팩을 비활성화상태로 설정하기 위한 제어신호를 출력하는 논리곱소자(AND3)는 상대편 회로팩 탈장상태 검출신호와 자신편 회로팩의 탈장상태 검출신호를 논리조합하는 논리합소자(OR2)의 출력신호, 후술할 논리합소자(OR6)의 출력신호 및 후술할 A신호를 논리곱하여 D플립플롭(DFF3)의 프리세트단자로 출력한다.

논리합소자(OR5)는 제 1도에서와 같은 상대편 이중화상태신호와 본 발명에 따라 전원오프감지시 형성되는 초기전원고장(Initial Power Fail)신호에 의하여 생성되는 /상대편 전원 알람신호를 논리조합하는 것으로, 상대편 전원알람신호가 발생되면(여기서는 'H'로 발생됨), 상대편 이중화상태신호에 무관하게 'H'신호를 출력한다. 이는 상대편 전원 오프시, 상대편 이중화상태신호가 활성화상태에서 비활성화 상태로 천이될 때 상대편 이중화상태신호보다 먼저 상대편 전원알람신호를 다음단의 D플립플롭(DFF4)으로 전송하여 절체가 빠르게 이루어지도록 하여 클럭의 유실을 방지한다.

D플립플롭(DFF4)은 논리합소자(OR5)의 출력신호가 천이될 때, 기준클럭의 1T동안 지연시켜 주는 역할을 한다. 상대편 전원알람 신호가 발생되지 않으면 상대편 이중화상태신호를 출력한다.

논리합소자(OR6)는 논리합소자(OR5)의 신호가 'H'에서 'L'로 천이될 때, 'L'신호를 기준클럭의 1T만큼 유지하면서 상술한 논리곱소자(AND3)로 전송하여 D플립플롭(DFF3)가 프리세트되도록 하여 자기편의 초기이중화 제어신호를 'H'상태로 유지시켜 자기편을 비활화상태로 제어하도록 한다.

부논리곱소자(NAND3)는 논리합소자(OR5)의 출력신호가 'L'에서 'H'로 천이될 때, 기준클럭의 1T만큼 유지시켜 논리곱소자(AND4)를 통해 D플립플롭(DFF3)가 클리어되도록 하여 자기편의 초기이중화 제어신호를 'L'로 유지시켜 자기편을 활성화상태로 제어하도록 한다.

논리곱소자(AND4)는 제 1도에서와 같은 역할을 하는 논리합소자(OR3)의 출력신호, 상술한 부논리곱소자(NAND3)의 출력신호 및 후술할 B신호를 논리조합하여 D플립플롭(DFF3)의 클리어상태를 제어한다.

상태편 이중화상태 신호와 자기편 이중화상태신호의 논리조합으로 CMMA 탈실장시 양쪽 플랜이 모두 비활성화상태로 빠지는 것을 방지하기 위한 제어신호 A, B를 출력하는 논리조합회로(202)는 자기편 이중화상태신호의 논리상태를 반전하는 인버터(IN4), 인버터(IN4)의 출력신호와 상대편 이중화상태신호를 배타논리합하는 논리소자(XOR), 논리소자(XOR)의 출력신호와 상대편 이중화상태 신호를 논리조합하여 상술한 B신호를 출력하는 부논리합소자(NAND4), 부논리합소자(NAND4)의 출력신호를 입력신호로 하여 기준클럭의 1T만큼 지연한 신호를 상술한 A신호로 출력하는 D플립플롭(DFF5)로 구성된다.

이와 같이 구성된 논리조합회로(202)는 논리소자(XOR)에 의하여 인가되는 상대편 이중화상태신호와 인버터(IN4)를 통해 반전되어 인가되는 자기편 이중화상태신호의 논리상태가 동일한지를 검출하는 것으로, 동일할 경우에는 'H'신호를 출력한다.

부논리곱소자(NAND4)는 논리소자(XOR)의 출력신호와 상대편 이중화상태신호를 논리조합하여 초기 이중화 제어신호가 'L'상태를 유지할 수 있도록 하는 B신호를 출력하고, 후단의 D플립플롭(DFF5)은 초기 이중화 제어신호가 'H'상태를 유지할 수 있도록 하는 A신호를 출력하여 이중화된 A플랜과 B플랜이 서로 비활성화상태로 빠지는 것을 방지한다.

/상대편 이중화상태, 신호, 초기 이중화제어신호, 상술한 초기 전원고장신호에 의해 생성되는 상대편 전원알람신호 및 상대편 CMMA탈장상태 검출신호를 이용하여 자기편의 이중화제어신호를 생성하는 논리조합회로(203)는 /상대편 이중화상태신호와 상대편 전원알람신호를 논리조합하는 논리곱소자(AND5), 상대편 전원알람신호와 인버터(IN5)를 통해 전송되는 상대편 CMMA탈장상태 검출신호 및 초기 이중화제어신호를 논리조합하는 논리곱소자(AND6), 논리곱소자들(AND5, AND6)의 출력신호를 논리조합하는 논리합소자(OR5)로 구성되어 자기편 이중화제어신호를 출력한다.

즉, 논리곱소자(AND5)는 /상대편 이중화상태 신호가 비활성화 상태이거나 상대편 전원알람이 발생된 경우에는, 'L'을 출력한다. 논리곱소자(AND6)는 초기 이중화 제어신호가 'L'이거나 상대편 CMMA탈장되거나 상대편 전원알람이 발생된 경우, 'L'을 출력한다.

논리합소자(OR6)는 논리곱소자(AND5)의 출력이 'L'상태이고 논리곱소자(AND6)의 출격이 'L'일 때, 'L'상태를 출력하여 자기편을 활성화상태로 제어하는 자기편 이중화제어신호를 출력한다. 이와 같이 상대편 플랜이 활성화상태일 때, 상대편 이중화상태신호나 상대편 전원알람신호 초기 이중화신호 중 어느 한 신호라도 자신편 플랜이 활성화상태로 절체하도록 생성되면, 자기편 플랜을 활성화시키도록 이중화제어신호를 출력한다.

상술한 바와 같이 본 발명은 상대편 회로팩의 전원오프시 초기전원고장신호에 의하여 상대편 전원알람신호를 생성하고 CMMA 탈실장에 의하여 이중화구조를 갖는 각 플랜이 동일한 모드로 설정되는 경우를 방지하도록 이중화제어회로를 구현함으로써, 이중화절체시 전원오프 상태를 인식이 지연되거나 CMMA의 탈실장에 의하여 서로 동일한 모드로 설정되므로 인하여 클럭이 유실되는 현상을 방지할 수 있는 효과가 있다.

Claims (4)

1. 타임슬롯 인터체이진 회로팩(TSIA), 공통제어 메모리회로팩(CMMA) 및 전원공급장치를 구비한 시분할 스위치의 이중화제어회로에 있어서 : 자신편 회로팩 탈장상태 제어신호, 상기 공통제어메모리 회로팩에서 사용되는 기준클럭신호, 상대편 회로팩 탈장상태 검출신호, 상대편 이중화상태신호 및 상대편 전원오프시의 초기전원고장(IPE)신호에 의하여 생성되는 상대편 전원알람신호의 반전신호를 논리조합하여 자기편의 초기이중화 제어신호를 생성하는 제 1 논리조합회로(201) ; 상대편 이중화상태신호와 자기편 이중화상태신호를 논리조합하여 상기 CMMA탈실장시 이중화된 양플랜이 모두 비활성화 상태로 빠지는 것을 방지하기 위한 제어신호를 상기 제 1 논리조합회로(201)로 제공하는 제 2 논리조합회로(202) ; 상기 상대편 이중화 신호를 반전한 신호, 상대편 전원알람신호, 상대편 CMMA탈장상태 검출신호 및 상기 제 1 논리조합회로(201)로부터 생성되는 자기편 초기 이중화제어신호를 논리조합하여 자기편 이중화제어신호를 생성하는 제 3 논리조합회로(203)으로 구성됨을 특징으로 하는 시분할 스위치의 이중화제어회로.
2. 제 1항에 있어서, 상기 제 1 논리조합회로(201)는 상기 자기편 회로팩 탈장상태 검출신호를 상기 기준클럭의 1T만큼 지연하는 D플립플롭(DFF1), 상기 D플립플롭(DFF1)의 반전출력신호와 상기 자기편 회로팩 탈장상태 검출신호를 논리조합하는 부논리곱소자(HAND1), 상기 반전출력신호와 상기 자기편 회로팩 탈장상태 검출신호를 논리조합하는 논리합소자(OR1), 상기 상대편 회로팩 탈장상태 검출신호를 반전하는 인버터(IN1), 상기 논리합소자(OR1)와 인버터(IN1)의 출력신호를 논리조합하는 논리합소자(OR3)와, 상기 상대편 이중화신호와 상대편 전원알람신호를 논리조합하는 논리합소자(OR5), 상기 논리합소자(OR5)의 출력신호를 기준클럭의 1T만큼 지연하는 D플립플롭(DFF4), 상기 D플립플롭(DFF4)의 반전출력신호와 논리합소자(OR5)의 출력신호를 논리조합하는 논리합소자(OR6), 상기 제 2 논리조합회로(202)로부터 제공되는 소정의 제어신호(A)와 상기 논리합소자(OR6)와 상기 논리합소자(OR2)의 출력신호를 논리조합하는 논리곱소자(AND3), 상기 논리합소자(OR5)의 출력신호와 D플립플롭(DFF4)의 반전 출력신호를 논리조합하기 위한 부논리곱소자(NAND3), 상기 논리합소자(OR3) 및 상기 부논리곱소자(NAND3) 의 출력신호와 상기 제 2 논리조합회로(202)로부터 제공되는 소정의 제어신호(B)를 논리조합하는 논리곱소자(AND4), 상기 논리곱소자(AND3)의 출력신호에 의하여 프리세트상태가 제어되고 상기 논리곱소자(AND4)의 출력신호에 의하여 클리어상태가 제어되어 상기 자기편의 초기 이중화제어신호를 출력하는 D플립플롭(DFF3)을 포함하도록 구성됨을 특징으로 하는 시분할 스위치의 이중화제어회로.
3. 제 2항에 있어서, 상기 제 2 논리조합회로는 상기 자기편 이중화상태신호의 논리상태를 반전하는 인버터(IN4), 상기 인버터(IN4)의 출력신호와 상대편 이중화상태신호를 배타논리합하는 논리소자(XOR), 상기 논리소자(XOR)의 출력신호와 상대편 이중화상태 신호를 논리조합하여 상기 논리 곱소자(AND4)로 상술한 제어신호(B)를 출력하는 부논리합소자(NAND4), 상기 부논리합소자(NAND4)의 출력신호를 입력신호로 하여 기준클럭의 1T만큼 지연한 신호를 상술한 논리곱소자(AND3)로 상술한 제어신호(A)를 출력하는 D플립플롭(DFF5)을 포함하도록 구성됨을 특징으로 하는 시분할 스위치의 이중화제어회로.
4. 제 1항 또는 제 3항에 있어서, 상기 제 3 논리조합회로(203)는 상기 상대편 이중화상태신호를 발전한 신호와 상기 상대편 전원알람신호를 논리조합하는 논리곱소자(AND5), 상대편 CMMA탈장상태 검출신호를 반전하기 위한 인버터(IN5), 상기 상대편 전원알람신호와 상기 인버터(IN5)의 출력신호 및 상기 제 1 논리조합회로(201)로부터 출력되는 상기 초기 이중화 제어신호를 논리조합하는 논리곱소자(AND6), 상기 논리곱소자들(AND5, AND6)의 출력신호를 논리조합하는 논리합소자(OR5)를 포함하도록 구성됨을 특징으로 하는 시분할 스위치의 이중화제어회로.