JPH06244692A - クロック信号切換方法および集積回路 - Google Patents

クロック信号切換方法および集積回路

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JPH06244692A
JPH06244692A JP5346809A JP34680993A JPH06244692A JP H06244692 A JPH06244692 A JP H06244692A JP 5346809 A JP5346809 A JP 5346809A JP 34680993 A JP34680993 A JP 34680993A JP H06244692 A JPH06244692 A JP H06244692A
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JP
Japan
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output
clock signal
shift register
input
low
Prior art date
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Application number
JP5346809A
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English (en)
Inventor
M E Heimann
エム．イー．ハイマン
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AT&T Corp
Original Assignee
American Telephone and Telegraph Co Inc
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/08—Clock generators with changeable or programmable clock frequency
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/14—Digital recording or reproducing using self-clocking codes
    • G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Signal Processing (AREA)
  • Electronic Switches (AREA)

Abstract

(57)【要約】 【目的】 グリッチのないクロック切換を実現する。 【構成】 選択線の状態を検知し、アクティブな第１ク
ロック信号が所定の状態に遷移するのを待機し、第１ク
ロック信号が所定状態にある間に第１クロック信号を出
力から切断し、出力を所定状態に維持し、第２クロック
信号が所定状態に遷移するのを待機し、第２クロック信
号が所定状態にある間に第２クロック信号を出力に接続
することにより、第１および第２のクロック信号がいず
れも同一の所定状態にある間に出力が第１クロック信号
から第２クロック信号に切り換わる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、マルチプレクサを有す
る集積回路に関し、特に、２つのクロック信号間でのグ
リッチのないマルチプレクサ切換を有する集積回路に関
する。
【０００２】
【従来の技術】あるアプリケーションでは、一方のクロ
ック信号が第１のクロック源によって供給されてある目
的に使用され、他方のクロック信号が第２のクロック源
によって供給されて他の目的に使用されるような場合
に、これら２つのクロック信号を切り替える必要があ
る。集積回路にクロック信号を供給するほとんどの仕様
は、クロック信号の各サイクルによって開始される動作
が後続のクロックサイクルの発生の前に完了することを
保証するために、ある最小期間はハイでありかつある最
小期間はローであることが必要であることを規定してい
る。第１クロック源から第２クロック源に切り換える際
に、クロック信号がこの仕様に違反しないことが強制さ
れる。クロック信号が長い期間ハイまたはローのいずれ
かの状態に維持される場合にはこの仕様に違反しない。
クロック信号サイクルのハイ部分またはロー部分が規定
の最小値より小さい場合は、グリッチと呼ばれ、好まし
くない。
【０００３】
【発明が解決しようとする課題】このようなアプリケー
ションの１つにディスクドライブリードチャネルがあ
り、任意の周波数および位相関係を有する２つのクロッ
ク信号を切り替えることが必要となる。データをディス
ク上に書き込んでいるとき、局部水晶発振器によって発
生されるクロック信号が利用される。ディスクは、回転
する磁気媒体であるが、回転速度にわずかな変動が生じ
る可能性がある。データをディスクから読み出している
ときは、読み出し（リード）または書き込み（ライト）
のいずれかの動作中にディスク速度の変動の可能性があ
るため、位相ロックループ回路を利用して、ディスクか
らデータを読み出しながらリードデータからクロック信
号を回復する。リードデータおよびライトデータは、そ
のデータをさらに処理するためのコンピュータと通信す
るコントローラとの間で転送される。このデータ転送
は、転送中のデータと正確な位相および周波数の関係を
有するクロックを使用して実行されなければならない。
読み出し動作から書き込み動作への切換、または、書き
込み動作から読み出し動作への切換において、クロック
切換にグリッチがあってはならない。グリッチがある場
合、ディスクドライブコントローラは予測できない状態
に切り換わる可能性がある。
【０００４】クロック信号のハイ部分およびロー部分が
いずれも短くならないことを保証するように第１クロッ
ク信号から第２クロック信号に切り換えるマルチプレク
サが所望される。
【０００５】
【課題を解決するための手段】本発明の実施例によれ
ば、集積回路は、少なくとも２つの入力信号のうちの１
つを出力として選択するマルチプレクサを有する。選択
入力の論理レベルは、いずれの入力信号がマルチプレク
サの出力となるかを決定する。マルチプレクサは選択入
力の論理レベルの状態の遷移を検知し、アクティブな第
１クロックのクロック信号が所定の状態に遷移するのを
待機する。次のマルチプレクサは、アクティブな第１ク
ロックをマルチプレクサの出力から切断し、第２クロッ
クのクロック信号が所定状態に遷移するのを待機しなが
ら、マルチプレクサの出力を所定状態に維持する。第２
クロックのクロック信号が所定状態にある間、第２クロ
ックはマルチプレクサ出力として接続される。好ましい
実施例では、所定状態とはロー論理レベルである。
【０００６】
【実施例】図１に、グリッチのないマルチプレクサ２０
の実施例を示す。フリップフロップ２２、２４、２６、
および２８は、１段シフトレジスタとして機能し、立ち
下がりエッジでトリガされ、好ましくはＤ型フリップフ
ロップである。グリッチのないマルチプレクサ２０は、
Ｄ入力をフリップフロップ２２および２４に供給する論
理レベル選択入力を受信する。フリップフロップ２２は
第１クロックＣＬＫ０によってクロッキングされ、出力
Ｑ２２および反転出力Ｑバー２２の両方を生成する。フ
リップフロップ２４は第２クロックＣＬＫ１によってク
ロッキングされ、出力Ｑ２４を生成する。
【０００７】フリップフロップ２６はＤ入力としてフリ
ップフロップ２２の出力Ｑ２２を受信し、第２クロック
信号ＣＬＫ１によってクロッキングされる。フリップフ
ロップ２６は出力Ｑ２６を生成する。フリップフロップ
２８はＤ入力としてフリップフロップ２４からの出力Ｑ
２４を受信し、第１クロックＣＬＫ０によってクロッキ
ングされる。フリップフロップ２８は出力Ｑ２８および
反転出力Ｑバー２８を生成する。各フリップフロップ
は、電源投入時に各シフトレジスタが既知の出力を生成
するようにクリアされるように、リセット入力を有す
る。
【０００８】ＮＡＮＤゲート３０、３２、および３４
は、ＮＡＮＤゲート３０への入力のうちの１つまたはＮ
ＡＮＤゲート３２への入力のうちの１つをグリッチのな
いマルチプレクサ２０の出力ＯＵＴとして生成するマル
チプレクサ３６として配置されている。ＮＡＮＤゲート
３０は入力として第２クロック信号ＣＬＫ１、フリップ
フロップ２６からの出力Ｑ２６、およびフリップフロッ
プ２４からの出力Ｑ２４を受信する。ＮＡＮＤゲート３
０は、すべての入力がハイであるときのみローである出
力を生成する。ＮＡＮＤゲート３２は入力として第１ク
ロック信号ＣＬＫ０、フリップフロップ２８からの反転
出力Ｑバー２８、およびフリップフロップ２２からの反
転出力Ｑバー２２を受信する。ＮＡＮＤゲート３２は、
すべての入力がハイであるときのみローである出力を生
成する。
【０００９】ＮＡＮＤゲート３４は入力としてＮＡＮＤ
ゲート３０および３２からの出力を受信する。ＮＡＮＤ
ゲート３４は出力ＯＵＴを生成し、これはグリッチのな
いマルチプレクサ２０の出力である。ＮＡＮＤゲート３
４はいずれの入力もハイであるときのみローである出力
を生成する。
【００１０】グリッチのないマルチプレクサ２０の動作
は、図１の概略図を図２のタイミング図とともに参照し
て理解される。現在使用中のアクティブクロックから、
次に切り換わって使用されるクロックへと切り換わる際
に、グリッチのないマルチプレクサ２０には２つの動作
方向がある。これは、第１クロックＣＬＫ０から第２ク
ロックＣＬＫ１への切換、および、第２クロックＣＬＫ
１から第１クロックＣＬＫ０への切換に対応する。
【００１１】選択入力（図１および図２のＳＥＬＥＣ
Ｔ）が最初にローであると、ＣＬＫ０がグリッチのない
マルチプレクサ２０の出力ＯＵＴとして生成される。フ
リップフロップ２２はゼロ出力Ｑ２２をラッチし、この
ゼロはフリップフロップ２６の出力Ｑ２６にラッチされ
るまで伝播する。同様に、フリップフロップ２４はゼロ
出力Ｑ２４をラッチし、このゼロは出力Ｑ２８にラッチ
されるまで伝播する。Ｑバー２８はＱ２８の反転である
ため、Ｑバー２８は論理１である。出力Ｑ２６およびＱ
２４がいずれもローのままであるためＮＡＮＤゲート３
０の出力はハイのままであり、ＮＡＮＤゲート３０をデ
ィスエーブルにすることによりグリッチのないマルチプ
レクサ２０の出力からＣＬＫ１を遮断する。フリップフ
ロップ２２の出力Ｑバー２２およびフリップフロップ２
８の出力Ｑバー２８はハイにラッチされ、これによって
ＣＬＫ０はＮＡＮＤゲート３２の出力まで反転信号とし
て通過し、ＮＡＮＤゲート３４によってさらに反転され
ることによってマルチプレクサ２０の出力としてＣＬＫ
０を生成する。
【００１２】選択入力の状態がハイに遷移することによ
って、マルチプレクサ２０出力のＣＬＫ０からＣＬＫ１
への切換が開始される。選択入力の状態が変化した後、
まずＣＬＫ０またはＣＬＫ１のいずれかにおいて立ち下
がりエッジが生じる。選択入力がハイになった後の最初
のＣＬＫ０の立ち下がりエッジによって、フリップフロ
ップ２２の出力Ｑ２２がハイにラッチされ出力Ｑバー２
２はローにラッチされる。出力Ｑバー２２がローに遷移
すると、ＣＬＫ０はそのサイクルのハイ部分を完了して
ローに遷移しており、ＮＡＮＤゲート３２はディスエー
ブルにされ、ＣＬＫ０はＮＡＮＤゲート３２を通過して
マルチプレクサ２０の出力に達しないようにされる。Ｎ
ＡＮＤゲート３２の出力は、その入力が状態変化するま
でハイに遷移したままである。同時に、ＮＡＮＤゲート
３４の出力はローに遷移したままである。マルチプレク
サ出力は、ＣＬＫ１がローに遷移するのを待機してロー
に保持される。次のＣＬＫ１の立ち下がりエッジによっ
てＱ２６の出力がハイにラッチされ、このハイ状態はフ
リップフロップ２２の出力２２からフリップフロップ２
６にシフトされる。Ｑ２６がハイになると、ＣＬＫ１は
そのサイクルのハイ部分を完了してローに遷移してお
り、ＮＡＮＤゲート３０はイネーブルにされ、ＣＬＫ１
はＮＡＮＤゲート３０を通過してマルチプレクサ２０の
出力となる。マルチプレクサ２０の出力ＯＵＴは、図２
の時間軸に沿って領域１００の間はＣＬＫ０である。Ｃ
ＬＫ１信号サイクルのロー部分の全期間が出力信号ＯＵ
Ｔにおいて生成され、ロー状態１２０を生成する。その
期間は、ＣＬＫ０がローに遷移してＣＬＫ１がローに遷
移するのを待機しているとき（領域１０２）から、ＣＬ
Ｋ１信号サイクルの全ロー部分（領域１２２）までであ
る。マルチプレクサ出力が一方のクロック信号から他方
のクロック信号に切り換わると、出力ＯＵＴで生成され
るＣＬＫ０およびＣＬＫ１のハイ部分が変化しないよう
に切換が起こる。
【００１３】選択入力がハイになった後の最初のＣＬＫ
１の立ち下がりエッジがあると、フリップフロップ２４
の出力Ｑ２４がハイにラッチされてフリップフロップ２
８およびＮＡＮＤゲート３０のハイ入力を生成する。次
のＣＬＫ０の立ち下がりエッジによってフリップフロッ
プ２８の出力Ｑ２８がハイにラッチされる。出力Ｑ２４
およびＱ２６がハイであると、ＮＡＮＤゲート３０はイ
ネーブルとなり、ＣＬＫ１はＮＡＮＤゲート３０を通過
してＮＡＮＤゲート３０の出力において反転ＣＬＫ１信
号を生成し、これはＮＡＮＤゲート３４によってさらに
反転されてマルチプレクサ２０の出力においてＣＬＫ１
を再生する。図２の時間軸に沿って、領域１０２は、ア
クティブクロックＣＬＫ０が最初にローに遷移したとき
から、マルチプレクサ２０の出力となるように次に切り
換わるクロックＣＬＫ１がローに遷移するときまでの
間、マルチプレクサ２０の出力がローに保持されている
時間を表す。
【００１４】マルチプレクサ２０は、選択入力の状態が
ローになることによってマルチプレクサ出力のＣＬＫ１
からＣＬＫ０への切換が開始され、マルチプレクサ出力
の切換が完了するまで、出力としてＣＬＫ１を生成す
る。これは図２の領域１０４によって表される。
【００１５】選択入力の状態がローに遷移することによ
ってマルチプレクサ２０のＣＬＫ１からＣＬＫ０への変
化が開始される。選択入力の状態が変化した後、まずＣ
ＬＫ０またはＣＬＫ１のいずれかにおいて立ち下がりエ
ッジが生じる。選択入力がローになった後の最初のＣＬ
Ｋ１の立ち下がりエッジによって、フリップフロップ２
４の出力Ｑ２４がローにラッチされ、ＣＬＫ１はそのサ
イクルのハイ部分を完了してローに遷移しており、ＮＡ
ＮＤゲート３０はディスエーブルにされ、ＣＬＫ１はＮ
ＡＮＤゲート３０を通過してマルチプレクサ２０の出力
に達しないようにされる。ＮＡＮＤゲート３０の出力
は、その入力が状態変化するまでハイに遷移したままと
なる。同時に、ＮＡＮＤゲート３４の出力はローに遷移
したままとなる。次のＣＬＫ０の立ち下がりエッジによ
ってＱ２８の出力がローにラッチされ、このロー状態は
フリップフロップ２４の出力からフリップフロップ２８
にシフトされる。Ｑ２８がローになると、Ｑバー２８は
ハイとなり、ＣＬＫ０はそのサイクルのハイ部分を完了
してローに遷移しており、ＮＡＮＤゲート３２はイネー
ブルにされ、ＣＬＫ０がＮＡＮＤゲート３２を通過して
マルチプレクサ２０の出力となる。ＣＬＫ０信号サイク
ルのロー部分の全期間が出力信号ＯＵＴにおいて生成さ
れ、ロー状態１２４を生成する。その期間は、ＣＬＫ１
がローに遷移してＣＬＫ０がローに遷移するのを待機し
ているとき（領域１０６）から、ＣＬＫ０信号サイクル
の全ロー部分（領域１２６）までである。
【００１６】選択入力がローになった後の最初のＣＬＫ
０の立ち下がりがあると、フリップフロップ２２の出力
Ｑ２２はローにラッチされる。同時に、出力Ｑバー２２
はハイにラッチされ、ＮＡＮＤゲート３２へのハイ入力
を生成する。次のＣＬＫ１の立ち下がりエッジによって
フリップフロップ２６の出力Ｑ２６はローにラッチさ
れ、同時に出力Ｑバー２８はハイにラッチされる。出力
Ｑバー２２およびＱバー２８がハイになると、ＣＬＫ０
はＮＡＮＤゲート３２を通過してＮＡＮＤゲート３２の
出力において反転ＣＬＫ０信号を生成し、ＮＡＮＤゲー
ト３４によってさらに反転されてＣＬＫ０を再生する。
図２の時間軸に沿って、領域１０６は、アクティブクロ
ックＣＬＫ１が最初にローに遷移したときから、マルチ
プレクサ２０の出力となるように次に切り換わるクロッ
クＣＬＫ０がローに遷移するときまでの間、マルチプレ
クサ２０の出力がローに保持されている時間を表す。そ
の後、マルチプレクサ２０は、選択入力の状態が変化し
てマルチプレクサ出力の切換が完了するまで、図２の時
間軸に沿って領域１０８によって表されるように出力と
してＣＬＫ０を生成する。
【００１７】フリップフロップ２２からＮＡＮＤゲート
３０への交差入力によって、アクティブクロックがロー
に遷移すると直ちに各ＮＡＮＤゲートはディスエーブル
にされる。フリップフロップ対２２および２６、ならび
にフリップフロップ対２４および２８は、それぞれＮＡ
ＮＤゲート３０および３２をオンにするシフトレジスタ
を形成し、マルチプレクサの出力を一方のクロックから
他方のクロックに切り換えてもマルチプレクサ出力が切
換の瞬間に状態変化しないことを保証する。
【００１８】グリッチのないマルチプレクサの応用とし
て、ディスクリードチャネルがある。ここでは、局部水
晶発振器によって発生されるクロック信号を使用してデ
ータがディスク上に書き込まれる。クロック信号は、デ
ィスクから読み出されるデータから位相ロックループ回
路によって回復される。リードデータおよびライトデー
タは、そのデータをさらに処理するためのコンピュータ
と通信するコントローラとの間で転送される。本発明
は、ディスクドライブやコンピュータのようなシステム
でも使用可能である。
【００１９】図２のタイミング図から明らかなように、
マルチプレクサ２０の出力は、選択入力が状態変化の直
後には、アクティブな第１クロックから第２のクロック
に切り換わらない。グリッチのないマルチプレクサは、
アクティブクロックがそのロー状態に遷移するのを待機
し、アクティブクロックを出力から切断し、出力をロー
に保持して第２クロックがローに遷移するのを待機し、
第２クロックもロー状態にある間に第２クロックを出力
に接続する。領域１０２および１０６によって表される
時間領域の間、マルチプレクサの出力は遮断される。
【００２０】本発明の説明は２つのみの入力クロック信
号についてしたが、本発明はそのように制限されるもの
ではない。上記の本発明の実施例は特定の論理素子を使
用して実装されているが、本発明はこれは制限されるも
のではない。さらに、本発明は、第２クロック信号がそ
のサイクルのロー部分にある間に第１クロック信号から
第２クロック信号に切り換えることに制限されるもので
もない。切換は、第２クロック信号がそのサイクルのハ
イ部分にある間に起きることも可能であり、これは、立
ち上がりエッジでトリガされるフリップフロップを使用
して実装可能である。また、切り換えられる信号はクロ
ック信号に限らない。
【００２１】
【発明の効果】以上述べたごとく、本発明によれば、ク
ロック信号のハイ部分およびロー部分がいずれも短くな
らないことを保証するように第１クロック信号から第２
クロック信号に切り換えるマルチプレクサが実現され、
グリッチのないクロック切換が可能となる。
【図面の簡単な説明】
【図１】グリッチのないマルチプレクサの実施例の概略
図である。
【図２】図１のマルチプレクサのタイミング図である。
【符号の説明】
２０ グリッチのないマルチプレクサ ２２ フリップフロップ ２４ フリップフロップ ２６ フリップフロップ ２８ フリップフロップ ３０ ＮＡＮＤゲート ３２ ＮＡＮＤゲート ３４ ＮＡＮＤゲート ３６ マルチプレクサ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 選択線の状態（ＳＥＬＥＣＴ）を検知す
    るステップと、 アクティブな第１クロック信号（ＣＬＫ０）が所定の状
    態に遷移するのを待機する第１待機ステップと、 第１クロック信号が所定状態にある間、第１クロック信
    号を出力から切断するステップと、 出力を所定状態に維持するステップと、 第２クロック信号（ＣＬＫ１）が所定状態に遷移するの
    を待機する第２待機ステップと、 第２クロック信号が所定状態にある間に第２クロック信
    号を出力に接続するステップとからなることにより、第
    １および第２のクロック信号がいずれも同一の所定状態
    にある間に出力が第１クロック信号から第２クロック信
    号に切り換わることを特徴とする、アクティブな第１ク
    ロック信号から第２クロック信号に出力を切り換える方
    法。
  2. 【請求項２】 第１待機ステップは、第１クロック信号
    がロー状態に遷移するのを待機するステップからなるこ
    とを特徴とする請求項１の方法。
  3. 【請求項３】 維持ステップは、出力をロー状態に維持
    するステップからなることを特徴とする請求項１の方
    法。
  4. 【請求項４】 第２待機ステップは、第２クロック信号
    がロー状態に遷移するのを待機するステップからなるこ
    とを特徴とする請求項１の方法。
  5. 【請求項５】 選択入力（ＳＥＬＥＣＴ）を受信し、第
    １クロック信号（ＣＬＫ０）によってクロッキングさ
    れ、第１シフトレジスタ出力（Ｑ２２）および反転した
    第１シフトレジスタ出力（Ｑバー２２）を生成する第１
    シフトレジスタ（２２）と、 選択入力（ＳＥＬＥＣＴ）を受信し、第２クロック信号
    （ＣＬＫ１）によってクロッキングされ、第２シフトレ
    ジスタ出力（Ｑ２４）を生成する第２シフトレジスタ
    （２４）と、 入力として第１シフトレジスタ出力を受信し、第２クロ
    ック信号によってクロッキングされ、第３シフトレジス
    タ出力（Ｑ２６）を生成する第３シフトレジスタ（２
    ６）と、 入力として第２シフトレジスタ出力を受信し、第１クロ
    ック信号によってクロッキングされ、反転した第４シフ
    トレジスタ出力（Ｑバー２８）を生成する第４シフトレ
    ジスタ（２８）と、 入力として第２クロック信号と、第３シフトレジスタ出
    力と、第２シフトレジスタ出力とを受信し、すべての入
    力がハイ状態にあるときにローであり、少なくとも１つ
    の入力がロー状態であるときにハイである出力を生成す
    る第１ゲート手段（３０）と、 入力として第１クロック信号と、反転した第４シフトレ
    ジスタ出力と、反転した第１シフトレジスタ出力とを受
    信し、すべての入力がハイ状態にあるときにローであ
    り、少なくとも１つの入力がロー状態であるときにハイ
    である出力を生成する第２ゲート手段（３２）と、 入力として第１および第２のゲート手段の出力を受信
    し、両方の入力がハイ状態であるときローであり、少な
    くとも一方の入力がロー状態であるときにハイである出
    力（ＯＵＴ）を生成する第３ゲート手段（３４）とから
    なることを特徴とする、少なくとも２つのクロック信号
    のうちの１つを出力信号として選択するマルチプレクサ
    （２０）を含む集積回路。
  6. 【請求項６】 各シフトレジスタ（２２，２４，２６，
    ２８）は、電源投入時に各シフトレジスタをクリアして
    既知の出力を生成するようにするリセット入力（ＲＳ
    Ｔ）をさらに有することを特徴とする請求項５の集積回
    路。
  7. 【請求項７】 第１および第２のクロック信号（ＣＬＫ
    ０，ＣＬＫ１）のうちの一方がディスクから読み出され
    るデータから回復されることを特徴とする請求項５の集
    積回路。
  8. 【請求項８】 選択入力（ＳＥＬＥＣＴ）を受信し、第
    １クロック信号（ＣＬＫ０）によってクロッキングさ
    れ、第１シフトレジスタ出力（Ｑ２２）および反転した
    第１シフトレジスタ出力（Ｑバー２２）を生成する第１
    シフトレジスタ（２２）と、 選択入力（ＳＥＬＥＣＴ）を受信し、第２クロック信号
    （ＣＬＫ１）によってクロッキングされ、第２シフトレ
    ジスタ出力（Ｑ２４）を生成する第２シフトレジスタ
    （２４）と、 入力として第１シフトレジスタ出力を受信し、第２クロ
    ック信号によってクロッキングされ、第３シフトレジス
    タ出力（Ｑ２６）を生成する第３シフトレジスタ（２
    ６）と、 入力として第２シフトレジスタ出力を受信し、第１クロ
    ック信号によってクロッキングされ、反転した第４シフ
    トレジスタ出力（Ｑバー２８）を生成する第４シフトレ
    ジスタ（２８）と、 入力として第２クロック信号と、第３シフトレジスタ出
    力と、第２シフトレジスタ出力とを受信し、すべての入
    力がハイ状態にあるときにローであり、少なくとも１つ
    の入力がロー状態であるときにハイである出力を生成す
    る第１ゲート手段（３０）と、 入力として第１クロック信号と、反転した第４シフトレ
    ジスタ出力と、反転した第１シフトレジスタ出力とを受
    信し、すべての入力がハイ状態にあるときにローであ
    り、少なくとも１つの入力がロー状態であるときにハイ
    である出力を生成する第２ゲート手段（３２）と、 入力として第１および第２のゲート手段の出力を受信
    し、両方の入力がハイ状態であるときローであり、少な
    くとも一方の入力がロー状態であるときにハイである出
    力（ＯＵＴ）を生成する第３ゲート手段（３４）とから
    なることを特徴とする、少なくとも２つのクロック信号
    のうちの１つを出力信号として選択するマルチプレクサ
    （２０）を含むシステム。
  9. 【請求項９】 各シフトレジスタ（２２，２４，２６，
    ２８）は、電源投入時に各シフトレジスタをクリアして
    既知の出力を生成するようにするリセット入力（ＲＳ
    Ｔ）をさらに有することを特徴とする請求項８のシステ
    ム。
  10. 【請求項１０】 第１および第２のクロック信号（ＣＬ
    Ｋ０，ＣＬＫ１）のうちの一方がディスクから読み出さ
    れるデータから回復されることを特徴とする請求項８の
    システム。
JP5346809A 1992-12-31 1993-12-27 クロック信号切換方法および集積回路 Pending JPH06244692A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/999,416 US5357146A (en) 1992-12-31 1992-12-31 Glitch-free clock multiplexer
US999416 1992-12-31

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