SU1707759A1

SU1707759A1 - Делитель частоты

Info

Publication number: SU1707759A1
Application number: SU894703100A
Authority: SU
Inventors: Владимир Митрофанович Пятецкий; Сергей Владимирович Щегольков
Original assignee: Предприятие П/Я А-7956
Priority date: 1989-06-08
Filing date: 1989-06-08
Publication date: 1992-01-23

Abstract

Изобретение относитс к импульсной технике и предназначено дл использовани в синтезаторах частот, в системах ФАПЧ. Цель изобретени - обеспечение возможности изменени номинального коэффициента делени на единицу -достигаетс введением синхронного сумматора 5 и третьей шины 8 управлени . Устройство также содержит входную 1 и выходную 2 шины, управл емый делитель 3 частоты, программируемый делитель 4 частоты, вторую шину 7 управлени . 2 з.п. ф-лы, 3 ил.

Description

(Л

С

1

vj

О xJ

СЛ Ю

Изобретение относитс к импульсной технике и предназначено дл использовани в синтезаторах частот, в системах ФАПЧ.

Цель изобретени - обеспечение возможности изменени номинального коэффициента делени на единицу.

На фиг.1 приведена электрическа функциональна схема делител ; на фиг.2 и 3 - электрические функциональные схемы синхронных сумматоров.

Делитель частоты содержит входную 1 и выходную 2 шины, управл емый делитель 3 частоты, тактовый вход которого соединен с входной шиной 1, выход - с тактовым входом программируемого делител 4 частоты , выход переноса которого подключен к выходной шине 2 и к входу синхронизации синхронного сумматора 5, выход которого соединен с входом управл емого делител 3 частоты, перва группа входов соединена с выходами разр дов программируемого делител 4 частоты, информационные выходы которого соединены с первой шиной 6 управлени . Втора группа входов и вход переноса синхронного сумматора 5 соединены соответственно с второй 7 и третьей 8 шинами управлени .

Синхронный сумматор 5 при работе устройства в режиме изменени номинального коэффициента делени на единицу в сторону увеличени (фиг.2) содержит комбинационный сумматор 9, перва и втора группы входов которого соединены соответственно с первой и второ й группами входов синхронного сумматора 5, выход и вход синхронизации которого соединены соответственно с выходом и тактовым входом D-триггера 10, информационный вход которого соединен с выходом переноса комбинационного сумматора 9,вход переноса которого соединен с входом переноса синхронного сумматора 5,

Синхронных сумматор 5 при работе устройства в режиме изменени номинального коэффициента делени на единицу в сторону увеличени и уменьшени (фиг.З) содержит первый комбинационный сумматор 9, выход переноса которого соединен с информационным входом D-триггера 10, тактовый вход и выход которого соединены соответственно с входом синхронизации и выходом синхронного сумматора 5, перва группа входов которого соединена с первой группой входов первого комбинационного сумматора, втора группа входов которого соединена с выходами второго комбинационного сумматора 11, перва группа входов которого соединена с общей шиной, втора группа входов - с второй

группой входов синхронного сумматора 5, вход переноса которого соединен с входами переноса первого 9 и второго 11 комбинационных сумматоров.

Делитель частоты работает следующим образом.

На шине 6 устанавливаетс код. соответствующий целой части, а на шине 7 - дробной части номинального значени коэффициента делени . На шину 8 подан сигнал логического О,

Входные импульсы поступают на шину 1, их частоты дел тс делителем 3 с первым фиксированным коэффициентом делени и

делителем 4 до тех пор, пока не переполнитс сумматор 6 и уровень на его выходе переноса не изменитс . Далее процесс делени частоты входных импульсов продолжаетс с вторым фиксированным коэффициентом делени делител 3 до возвращени устройства в исходное состо ние . При подаче на шину 8 сигнала логической 1 номинальный коэффициент делени устройства измен етс на единицу в сторону

увеличени .

Если на шину 7 подать код, величина которого на единицу меньше требуемого числа, определ ющего дробную часть коэффициента делени , а на р зр д шины 8. подключенный к входу переноса сумматора 9 - сигнал логического О, то при изменении сигнала на разр де шины 8, подключенном к входу переноса сумматора 11, с логической 1 на логический О номинальный коэффициент делени устройства измен етс на единицу в сторону уменьшени .

Таким образом, делитель частоты выполн ет функции собственно делител частоты и устройства добавлени и вычитани

импульсов.

Claims

Формула изобретени 1. Делитель частоты, содержащий управл емый делитель частоты, тактовый

вход которого соединен с входной шиной, выход - с тактовым входом программируемого делител частоты, информационные входы которого соединены с первой шиной управлени , выход переноса соединен с

выходной шиной, и вторую шину управлени , отличающийс тем, что,с целью обеспечени возможности изменени номинального значени коэффициента деле- ни на единицу, в него введены

синхронный сумматор и треть шина управлени , котора соединена с входом переноса синхронного сумматора, перва и втора группы входов которогр соединены соответственно с выходами разр дов программируемого делител частоты и с второй

шиной управлени , выход переноса соединен с управл ющим входом управл емого делител частоты, выход которого соединен с входом синхронизации синхронного сумматора .
2. Делитель поп.1,отличающий- с тем. что синхронный сумматор содержит комбинационный сумматор и D-триггер, выход и тактовый вход которого соединены соответственно с выходом и со входом синхронизации синхронного сумматора, перва и втора группы входов которого соединены соответственно с первой и второй группами входов комбинационного сумматора , вход переноса и выход переноса которого соединены соответственно с входом переноса синхронного сумматора и с информационным входом D-триггера.

5
3. Делитель по п.1, о т л и ч а ю щ и и - с тем, что синхронный сумматор содержит первый и второй комбинационные сумматоры и D-триггер, выход и тактовый вход которого соединены соответственно с выходом и с входом синхронизации синхронного сумматора , перва группа входов которого соединена с первой группой входов первого комбинационного сумматора, выход переноса которого соединен с информационным входом D-триггера, втора группа входов соединена с выходами второго комбинационного сумматора, перва группа входов которого соединена с общей шиной, втора группа входов - с второй группой входов синхронного сумматора, вход переноса которого соединен с входами переноса первого и второго комбинационных сумматоров.

Фиг. 2

fata

0i/e.3