KR960043960A - 시분할스위치의 이중화제어회로 - Google Patents

시분할스위치의 이중화제어회로 Download PDF

Info

Publication number
KR960043960A
KR960043960A KR1019950014430A KR19950014430A KR960043960A KR 960043960 A KR960043960 A KR 960043960A KR 1019950014430 A KR1019950014430 A KR 1019950014430A KR 19950014430 A KR19950014430 A KR 19950014430A KR 960043960 A KR960043960 A KR 960043960A
Authority
KR
South Korea
Prior art keywords
signal
logic
circuit
logical
redundancy
Prior art date
Application number
KR1019950014430A
Other languages
English (en)
Other versions
KR0145929B1 (ko
Inventor
김재평
Original Assignee
유기범
대우통신 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 유기범, 대우통신 주식회사 filed Critical 유기범
Priority to KR1019950014430A priority Critical patent/KR0145929B1/ko
Priority to US08/658,921 priority patent/US5736889A/en
Publication of KR960043960A publication Critical patent/KR960043960A/ko
Application granted granted Critical
Publication of KR0145929B1 publication Critical patent/KR0145929B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q11/00—Selecting arrangements for multiplex systems
    • H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/14—Monitoring arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)
  • Electronic Switches (AREA)

Abstract

본 시분할 스위치의 이중화제어회로는 전원오프시나 CMMA 탈실장시 클럭이 유실되는 것을 방지할 수 있도록 구현된 것으로, 자신편 회로팩 탈장상태 검출신호, CMMA에서 사용되는 기준클럭, 상대편 회로팩 탈장상태 검출신호, 상대편 이중화신호 및 상대편 전원오프시 초기 전원고장신호에 의하여 생성되는 상대편 전원알람신호를 논리조합하여 자기편의 초기 이중화 제어신호를 생성하는 제 1 논리조합회로(201), 상대편 이중화상태신호와 자기편 이중화상태신호를 논리조합하여 CMMA탈실장시 동시에 비활성화상태가 되는 것을 방지하기 위한 제어신호를 생성하는 제 2 논리조합회로(202), 상대편 이중화신호, 상대편 전원알람신호, 상대편 CMMA탈장상태 검출신호 및 초기 이중화신호를 논리조합하여 자기편의 이중화 제어신호를 생성하는 제 3 논리조합회로(203)으로 구성된다.

Description

시분할스위치의 이중화제어회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 시분할 스위치의 이중화제어회로이다.

Claims (4)

  1. 타임슬롯 인터체이진 회로팩(TSIA), 공통제어 메모리회로팩(CMMA) 및 전원공급장치를 구비한 시분할 스위치의 이중화제어회로에 있어서 : 자신편 회로팩 탈장상태 제어신호, 상기 공통제어메모리 회로팩에서 사용되는 기준클럭신호, 상대편 회로팩 탈장상태 검출신호, 상대편 이중화상태신호 및 상대편 전원오프시의 초기전원고장(IPE)신호에 의하여 생성되는 상대편 전원알람신호의 반전신호를 논리조합하여 자기편의 초기이중화 제어신호를 생성하는 제1논리조합회로(201) ; 상대편 이중화상태신호와 자기편 이중화상태신호를 논리조합하여 상기 CMMA탈실장시 이중화된 양플랜이 모두비활성화 상태로 빠지는 것을 방지하기 위한 제어신호를 상기 제1논리조합회로(201)로 제공하는 제2논리조합회로(202) ; 상기 상대편 이중화 신호를 반전한 신호, 상대편 전원알람신호, 상대편 CMMA탈장상태 검출신호 및 상기 제1논리조합회로(201)로부터 생성되는 자기편 초기 이중화제어신호를 논리조합하여 자기편 이중화제어신호를 생성하는 제3논리조합회로(203)으로 구성됨을 특징으로 하는 시분할 스위치의 이중화제어회로.
  2. 제1항에 있어서, 상기 제1논리조합회로(201)는 상기 자기편 회로팩 탈장상태 검출신호를 상기 기준클럭의 1T만큼 지연하는 D플립플롭(DFF1), 상기 D플립플롭(DFF1)의 반전출력신호와 상기 자기편 회로팩 탈장상태 검출신호를논리조합하는 부논리곱소자(HAND1), 상기 반전출력신호와 상기 자기편 회로팩 탈장상태 검출신호를 논리조합하는 논리합소자(OR1), 상기 상대편 회로팩 탈장상태 검출신호를 반전하는 인버터(IN1), 상기 논리합소자(OR1)와 인버터(IN1)의 출력신호를 논리조합하는 논리합소자(OR3)와, 상기 상대편 이중화신호와 상대편 전원알람신호를 논리조합하는 논리합소자(OR5), 상기 논리합소자(OR5)의 출력신호를 기준클럭의 1T만큼 지연하는 D플립플롭(DFF4), 상기 D플립플롭(DFF4)의 반전출력신호와 논리합소자(OR5)의 출력신호를 논리조합하는 논리합소자(OR6), 상기 제2논리조합회로(202)로부터 제공되는소정의 제어신호(A)와 상기 논리합소자(OR6)와 상기 논리합소자(OR2)의 출력신호를 논리조합하는 논리곱소자(AND3), 상기논리합소자(OR5)의 출력신호와 D플립플롭(DFF4)의 반전 출력신호를 논리조합하기 위한 부논리곱소자(NAND3), 상기 논리합소자(OR3) 및 상기 부논리곱소자(NAND3) 의 출력신호와 상기 제2논리조합회로(202)로부터 제공되는 소정의 제어신호(B)를 논리조합하는 논리곱소자(AND4), 상기 논리곱소자(AND3)의 출력신호에 의하여 프리세트상태가 제어되고 상기 논리곱소자(AND4)의 출력신호에 의하여 클리어상태가 제어되어 상기 자기편의 초기 이중화제어신호를 출력하는 D플립플롭(DFF3)을포함하도록 구성됨을 특징으로 하는 시분할 스위치의 이중화제어회로.
  3. 제2항에 있어서, 상기 제2논리조합회로는 상기 자기편 이중화상태신호의 논리상태를 반전하는 인버터(IN4), 상기 인버터(IN4)의 출력신호와 상대편 이중화상태신호를 배타논리합하는 논리소자(XOR), 상기 논리소자(XOR)의출력신호와 상대편 이중화상태 신호를 논리조합하여 상기 논리 곱소자(AND4)로 상술한 제어신호(B)를 출력하는 부논리합소자(NAND4), 상기 부논리합소자(NAND4)의 출력신호를 입력신호로 하여 기준클럭의 1T만큼 지연한 신호를 상술한 논리곱소자(AND3)로 상술한 제어신호(A)를 출력하는 D플립플롭(DFF5)을 포함하도록 구성됨을 특징으로 하는 시분할 스위치의 이중화제어회로.
  4. 제1항 또는 제3항에 있어서, 상기 제3논리조합회로(203)는 상기 상대편 이중화상태신호를 발전한 신호와 상기 상대편 전원알람신호를 논리조합하는 논리곱소자(AND5), 상대편 CMMA탈장상태 검출신호를 반전하기 위한 인버터(IN5), 상기 상대편 전원알람신호와 상기 인버터(IN5)의 출력신호 및 상기 제1논리조합회로(201)로부터 출력되는 상기초기 이중화 제어신호를 논리조합하는 논리곱소자(AND6), 상기 논리곱소자들(AND5, AND6)의 출력신호를 논리조합하는 논리합소자(OR5)를 포함하도록 구성됨을 특징으로 하는 시분할 스위치의 이중화제어회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950014430A 1995-05-31 1995-05-31 시분할스위치의 이중화제어회로 KR0145929B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019950014430A KR0145929B1 (ko) 1995-05-31 1995-05-31 시분할스위치의 이중화제어회로
US08/658,921 US5736889A (en) 1995-05-31 1996-05-31 Duplexing control apparatus for use in a time division switching device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950014430A KR0145929B1 (ko) 1995-05-31 1995-05-31 시분할스위치의 이중화제어회로

Publications (2)

Publication Number Publication Date
KR960043960A true KR960043960A (ko) 1996-12-23
KR0145929B1 KR0145929B1 (ko) 1998-08-17

Family

ID=19416308

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950014430A KR0145929B1 (ko) 1995-05-31 1995-05-31 시분할스위치의 이중화제어회로

Country Status (2)

Country Link
US (1) US5736889A (ko)
KR (1) KR0145929B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020040027A (ko) * 2000-11-23 2002-05-30 구자홍 시분할 스위치의 클럭 분배 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4307378A (en) * 1979-12-18 1981-12-22 Burroughs Corporation Four-wire speed independent selector switch for digital communication networks

Also Published As

Publication number Publication date
KR0145929B1 (ko) 1998-08-17
US5736889A (en) 1998-04-07

Similar Documents

Publication Publication Date Title
JPH10124167A (ja) システムクロック切り換え装置
FR2356996A1 (fr) Circuit de generation de signaux d'horloge
ATE152303T1 (de) Resonanter wechselrichter
KR890018005A (ko) 조 리 기
KR960043960A (ko) 시분할스위치의 이중화제어회로
US5990784A (en) Schmitt trigger loud alarm with feedback
KR910006986A (ko) 기능선택회로
TW200531437A (en) Improved double-edge-trigger flip-flop
US4528681A (en) Button depression click generator
JPS5917395B2 (ja) 停電警報装置
KR880003145Y1 (ko) 관전송 시스템의 경보 차단장치
JPS58159026A (ja) 電気装置の無接触開閉用回路装置
JPS6148788A (ja) アラ−ム時計
KR940018269A (ko) 방향지시 및 비상경보장치
SU1691855A1 (ru) Устройство сигнализации дл подстанций
KR100266643B1 (ko) 입력신호의 에지 검출회로
JPH0449744Y2 (ko)
KR860009326A (ko) 시간단위 알람 타종회로
FR2283490A1 (fr) Systeme de communication sonore
KR970024974A (ko) 텔레비젼 전원 차단용 경고회로(An alarm circuit for cutting off power in a TV)
KR970002778A (ko) 정전 경보회로
JPS6255115B2 (ko)
KR970008763A (ko) 자동차의 전원 자동 차단회로
KR900018787A (ko) 전원 고장 검출회로
JPH0368356B2 (ko)

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110428

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee