KR0140445B1 - 반도체장치의 금속배선 형성방법 및 구조 - Google Patents

반도체장치의 금속배선 형성방법 및 구조

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KR0140445B1 KR1019940000927A KR19940000927A KR0140445B1 KR 0140445 B1 KR0140445 B1 KR 0140445B1 KR 1019940000927 A KR1019940000927 A KR 1019940000927A KR 19940000927 A KR19940000927 A KR 19940000927A KR 0140445 B1 KR0140445 B1 KR 0140445B1
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Abstract

본 발명은 콘택부에 도전층으로된 사이드월을 형성하고 그 위에 텅스텐을 선택증착하여 상부금속배선과의 연결을 개선한 반도체장치의 금속배선 형성방법 및 구조에 관한것이다.
본 발명의 반도체장치 금속배선 형성방법은 하지층 상에 절연막을 증착하고 상기 절연막을 선택적으로 식각하여 바이홀을 형성하는 단계와, 전면에 폴리실리콘막을 형성하고 상기 폴리실리콘막에 실리콘이온을 주입하는 단계와, 상기 이온 주입된 폴리실리콘막을 비등방성 식각하여 상기 비아홀 측벽에 사이드월을 형성하는 단계와, 상기 사이드월에 주입된 이온을 시드로 금속층을 선택적으로 증착하는 단계와, 상기 금속층 및 절연막 상에 상부금속배선을 형성하는 단계를 포함하며, 본 발명의 구조는 상부금속배선과 연결될 부위를 가진 하지층과, 상기 하지층상에 위치하고 상부금속배선과 연결될 부위를 개방하는 비아홀을 가진 절연막과, 상기 절연막과 접촉하고 비아홀 측벽에 형성한 사이드월과, 상기 비아홀 저부 및 사이드월 상에 형성한 금속층과, 상기 금속층 위에 형성한 상부금속배선을 포함한다.

Description

반도체장치의 금속배선 형성방법 및 구조
제1도는 종래의 반도체장치 금속배선 공정단면도이다.
제2도는 본 발명의 반도체장치 금속배선 공정단면도이다.
* 도면의 주요부분에 대한 부호의 설명
11, 21:하지층 28:폴리실리콘
12, 22:절연막 23:포토레지스트
13:몰리부덴 29:사이드윌
14, 24:이온주입 15, 25:비아홀
16, 26:금속층 17, 27:상부금속배선
본 발명은 반도체장치의 금속배선 방법에 관한 것으로 특히 콘택부에 사이드윌을 형성하고 그 위에 텅스텐을 선택즈착하여 상부금속배선과의 연결을 개선한 반도체장치의 금속배선 형성방법 및 구조에 관한것이다.
반도체장치의 제조 중에 필요한 반도체기판-금속배선간 혹은 다층 금속배선간의 접합을 위하여, 콘택홀 또는 비아홀을 형성한 후 금속을 증착하였다. 그래서 콘택홀과 비아홀에 모두 적용하여 증착할 수 있고, 실리콘 위에만 선택적인 증착이 가능한 고용융점금속을 이용한 선택금속증착(Selective Metal Deposition)방법을 사용하였다. 이 방법에 의한 고용융점금속으로 선택하여 증착한 텅스텐(용융점 3377℃)의 금속층은 Si위에만 형성하고 SiO2위에는 형성하지 않으며, 형성된 금속층은 비아홀에 대한 평탄화 특성이 우수하여 별도의 공정없이 상부금속배선의 연결이 가능하다.
이러한 종래의 반도체장치의 금속배선 방법은 제1도에 도시되어 있다.
첨부한 도면을 참조하여 종래 방법을 설명하면 다음과 같다.
먼저 (a)도와 같이 반도체장치공정 중 제조된 반도체기판 또는 하부배선층의 하지층(11)위에 산화막을 증착하여 절연막(12)을 형성한다.
그 위에 몰리부덴(13, Molybdenum, 원자번호 42)을 증착한다. 다음 몰리부덴(13)에 콘택부위를 패터닝하고 패턴이 형성된 몰리브덴(13)을 마스크로한 식각 공정에 의해 비아홀(15)이 될 부분의 절연막(12)을 식각하며 비아홀(15)을 형성한다.
그리고 몰리브덴(13)을 마스크로 사용하여 비아홀(15) 부위에만 실리콘 또는 텅스텐 이온으로 이온주입(14)공정을 실시한다.
이온 주입(14)공정이 완료되면, (b)도에 도시된 바와 같이 몰리부덴(13) 마스크를 제거하고 실리콘 또는 텅스텐 이온을 주입한 비아홀(15)에 불화 텅스텐(WF6)을 사용한 선택증착방법에 의하여 금속층(16)을 형성한다.
그리고 (c)도와 같이 상부 금속층을 증착 및 식각하여 상부금속배선(17)을 형성한다.
그런데, 종래의 반도체장치의 금속배선 형성방법은 빙홀을 형성하여 하지층과 상층금속배선을 연결해야 할 경우에, 비아홀의 어스펙트비(홀의 깊이/홀의 폭)가 크거나 프로필이 수직에 가까울수록 스텝 커버리지 특성때문에 비아홀을 통하여 두 층의 연결이 않되는 문제가 발생한다.
또한 비아홀의 측벽은 수직에 가까운 형태이어서 측벽에는 텅스텐의 선택증착시에 시드(seed)가 될 이온을 주입하는 데에도 문제가 발생하게 되었다. 비아홀 측벽에 이온주입이 않되거나 불충분한 결과로, 비아홀 측벽에는 텅스텐 금속층이 형성하지 않아서 상부금속배선형성시 배선의 두께가 끊어지거나 얇은 부분이 생기는 문제가 있다.
본 발명은 이와 같은 단점을 해결하여 큰 값의 어스펙트비를 갖거나, 프로필이 수직에 가까운 콘택, 특히 미세 콘택에서 하지층-상부 금속배선의 연결을 개선한 반도체장치의 금속배선 형성방법 및 구조를 제공하는데 목적이 있다.
이러한 목적을 위하여 이온주입한 폴리실리콘으로 비아홀 측벽에 사이드월을 형성하고 비아홀과 사이드월에 금속층을 선택증착하여 상부금속배선의 스텝커버리지를 개선하였다.
본 발명의 반도체장치 금속배선 형성방법은 하지층 상에 절연막을 증착하고 상기 절연막을 선택적으로 식각하여 비아홀을 형성하는 단계와, 전면에 폴리실리콘막을 형성하고 상기 폴리실리콘막에 실리콘 이온을 주입하는 단계와, 상기 이온 주입된 폴리실리콘막을 비등방성 식각하여 상기 비아홀 측벽에 사이드월을 형성하는 단계와, 상기 사이드월에 주입된 이온을 시드로 금속층을 선택적으로 증착하는 단계와, 상기 금속층 및 절연막 상에 상부금속배선을 형성하는 단계를 포함하여 이루어진다.
본 발명의 반도체장치의 금속배선 구조는 상부금속배선과 연결될 부위를 가진 하지층과, 상기 하지층상에 위치하고 상부금속배선과 연결될 부위를 개방하는 비아홀을 가진 절연막과, 상기 절연막과 접촉하고 비아홀 측벽에 형성한 사이드월과, 상기 비아홀 저부 및 사이드월상에 형성한 금속층과, 상기 금속층 위에 형성한 상부금속배선을 포함한다.
상기 사이드월은 실리콘 또는 텅스텐 이온이 주입된 폴리실리콘으로 형성하며, 상기 금속층은 선택적으로 증착하여 형성한 텅스텐이다.
제2도는 본 발명에 의한 반도체장치의 금속배선 형성방법을 도시한 것이다.
첨부한 제2도를 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
먼저 (a)도와 같이 상부금속배선과 연결될 반도체기판 또는 하부금속배선의 하지층(21)위에 산화막으로 절연막(22)을 증착하고, 사진식각공정으로 측벽과 저부로 이루어진 비아홀(25)을 형성한다.
다음에 절연막(22)과 비아홀(25)위에 폴리실리콘(28)을 증착하고, 네가티브 이미지의 포토레지스트(23)를 도포하고 비아홀이 열린 포토레지스트 패턴을 형성한 뒤, 이 패턴에 의하여 비아홀내의 폴리실리콘(28)에 이온을 주입하는 이온주입(24)고정을 실시한다. 이 공정에서 주입하는 이온은 다음 공정에서 선택증착할 고용융점금속의 시드로 실리콘 또는 텅스텐으로 한다. 그리고 폴리실리콘(28)과 폴리실리콘-하지층의 경계면 바로 아래에서 이온농도가 최대가 되도도록 실시한다.
이어서 (b)도와 같이 포토레지스트(23)를 제거하고 비아홀(25)내의 이온이 주입된 폴리실리콘(28)만 남도록 비등방성식각하여 비아홀 측벽에 도전층으로된 사이드월(29)을 형성한다.
그리고 사이드월(29)과 비아홀 저부에 불화 텅스텐(WF6)을 사용하여 선택증착(Selctive Deposion)방법으로 텅스텐을 증착하여 금속층(26)을 형성한다. 사이드월(29)과 비아홀(25) 저부에 주입한 실리콘 또는 텅스텐 이온을 시드(seed)로 텅스텐의 선택적인 증착이 일어난다. 이와 같이 본 발명에서 형성한 금속층(26)은 기하학적 모양을 갖는 비아홀(25)전체에 같은 두께로 형성한다.
마지막으로 (c)도에 도시된 바와 같이, 금속을 증착하고 사진식각방법으로 식각하여 상부금속배선(27)을 완성한다. 비아홀(25)내에 텅스텐의 선택증착의 결과로 형성된 금속층(26)에 의해 상부금속배선(27)의 연결시 스탭커버리지가 개선된다.
본 발명은 비아홀에 폴리실리콘을 증착함으로서 프로필이 수직에 가가운 비아홀의 경우에도 비아홀에 고르게 이온주입할 수 있는 효과가 있다.
또한 이온주입에 의하여 시드가 형성딘 폴리실리콘으로 사이드월을 형성하므로 금속층 형성시 비아홀 저부와 사이드월 위에 같은 두께로 증착하도록 하는 효과가 있다.
금속층이 비아홀과 사이드월에 고르게 증착하므로 상부 금속배선의 스텝거버리지를 개선하여 반도체장치의 신뢰도를 증가시키는 효과가 있다.

Claims (8)

  1. 반도체장치 금속배선 형성방법에 있어서, 하지층 상에 절연막을 증착하고 상기 절연막을 선택적으로 식각하여 비아홀을 형성하는 단계와, 전면에 폴리실리콘막을 형성하고, 상기 폴리실리콘막에 실리콘 이온을 주입하는 단계와, 상기이온 주입된 폴리실리콘막을 비등방성식각하여 상기 비아홀 측벽에 사이드월을 형성하는 단계와, 상기 사이드월에 주입된 이온을 시드로 금속층을 선택적으로 증착하는단계와, 상기 금속층 및 절연막 상에 상부금속배선을 형성하는 단계를 포함하여 이루어진 반도체장치의 금속배선 형성방법.
  2. 제1항에 있어서, 상기 폴리실리콘막에 실리콘 이온 대신에 텅스텐이온을 주입하는 것을 특징으로 하는 반도체장치의 금속배선 형성방법.
  3. 제1항에 있어서, 상기 이온주입은 폴리실리콘막과 폴리실리콘-하지층의경계면 바로아래에서 이온농도가 최대가 되도록 실시하는 것을 특징으로 하는 반도체 장치의금속배선 형성방법.
  4. 반도체장치의 금속배선에 있어서, 상부금속배선과 연결될 부위를 가진 하지층과, 상기하지층상에 위치하고 상기 상부금속배선과 연결될 부위를 개방하는 비아홀을 가진 절연막과, 상기절연막과 접촉하며 상기 비아홀 측벽에 형성한 이온주입 폴리실리콘으로 이루어진 사이드월과, 상기 비아홀 저부 및 사이드월 상에 형성한 금속층과, 상기 금속층 위에 형성한 상부금속배선을 포함하여 이루어진 반도체장치의 금속배선 구조.
  5. 제4항에 있어서, 상기 금속층은 선택적으로 증착하여 형성한 텅스텐인 것을 특징으로 하는 반도체장치의 금속배선 구조.
  6. 제4항에 있어서, 상기 이온은 실리콘 또는 텅스텐 이온인 것을 특징으로 하는 반도체장치의 금속배선 구조.
  7. 제4항에 있어서, 상기 이온주입은 폴리실리콘과 폴리실리콘-하지층의 경계면 바로 아래에서 이온농도가 최대인 것을 특징으로 하는 반도체장치의 금속배선 구조.
  8. 제1항에 있어서, 상기 금속층은 불화 텅스텐(WF6)인 것을 특징으로하는 반도체장치의 금속배선 구조.
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