KR0133558B1

KR0133558B1 - 광대역 ab급 crt 캐소드 구동기

Info

Publication number: KR0133558B1
Application number: KR1019890007042A
Authority: KR
Inventors: 갓프레이 메이어 로버트; 디. 스코튼 재프리
Original assignee: 디.크레이그 노들런드; 휴렛트-팩카드 캄파니; 토마스 에이. 브라이오디; 노스 아메리칸 필립스 코포레이션
Priority date: 1988-05-26
Filing date: 1989-05-25
Publication date: 1998-04-23
Anticipated expiration: 2009-05-25
Also published as: JPH0229169A; KR900019342A; US4999586A; EP0343730A2; EP0343730A3; EP0343730B1; DE68925065T2; DE68925065D1

Abstract

없음

Description

광대역 AB급 CRT 캐소드 구동기

제1도 본 발명에 따라 구성된 비디오 회로의 한 실시예를 도시한 블럭도.

제2도 제1도의 상호 콘덕턴스 증폭기(g7)의 한 실시예를 도시한 개략 블럭도.

제3도 제1도의 CRT 구동기 회로(300)의 한 실시예를 도시한 개략 블럭도.

제4도 전류 미러로서 동작하는 PNP 트랜지스터(Q3)의 간단한 모델을 도시한 도면.

*도면의 주요부분에 대한 부호의 설명*

g1,g2,g3,g4,g5,g6 및 g7 : 상호 콘턱턴스 증폭기

g8 : 반전 증폭기g9 : 비반전 증폭기

L1 : 리미터S1,S2,S3 및 S4 : 합산기

m1 및 m2 : 승산기2 : 서브 회로

3 : 궤환 서브회로4 : 과도 풀-업 서브 회로

5 : 과도 풀-다운 서브 회로101 : 블랙 레벨 클램프/피크 검출기

102 : 블랭크/차단 회로200 : CRT : 구동기

300 : 인쇄 회로 기판 함유 회로

본 발명은 비디오 구동기 회로에 관한 것으로, 특히, 비디오 입력 신호를 수신하고 이에 응답하여, 비디오 디스플레이를 구동시키기에 적합한 광대역 AB급 구동기 회로에 관한 것이다.

종래 기술의 A급 광대역폭 증폭기는 비디오 신호를 증폭시키는데 사용되었는데, 3개의 이러한 회로가 3가지 3원색, 적색, 녹색, 청색의 각각에 대해 1개씩 칼라시스템에 필요하였다. 이러한 종래 기술의 A급 광대역 증폭기는 예를 들어, 고상회로 IEEE 저널(IEEE Journal of Solid-State Circuits), SC-3권, 1968년 12월호, 353-365페이지, 배리에 길버트(Barrie Gilbert)의 새로운 광-대역 증폭기 기술(A New Wide-Band Amplifier Technique); 고상 회로 IEEE 저널, SC-4권, 제4호, 1969년 8월호, 184-191페이지, 로버트 제이. 와이들러(Robert J. Widlar)의 모놀리식 연산 증폭기의 설계 기술(Design Techniques for Monoli thic Poerational Amplifiers) 및 해넨(Haenen)등에게 1974년 11월 19일자로 허여되고, 미국 필립스사(U.S.Philips Corporation)에 양도된 미국 특허 제3,849,735호에 기술되어 있다.

독일 연방 공화국 공개 공보(Offenlegungsschrift) 제26 35 624호에서는 1968년, 존 윌리 및 썬스(John Wiley Sons)의 증폭 장치 및 저역 통과 증폭기 설계(Amplifying Devices and Low-Pass Amplifier Design) 884페이지에 기술된 바와 같이, NPN 풀-다운(pull-down) 출력 트랜지스터가 베이스에 인가된 전압에 의해 구동되고 NPN 풀-업(pull-up) 트랜지스터가 토템폴(totem pole)로서 접속되어 있는 비디오 신호를 증폭시키는데 사용되는 종래 기술의 AB급 증폭기에 관하여 기술하고 있다. 이렇게 공지된 종래 기술 회로의 단점으로는 더 전압 집적 회로 구동기에 이 회로를 인터페이싱할 때의 난점과 출력 트랜지스터의 베이스를 구동시킴으로써 발생하는 하위 주파수 응답(inferior frequency response)을 들 수 있다.

중요하게도 비디오 신호를 증폭하는데 사용된 이러한 종래 기술의 광 대역폭 증폭기는 가령, A급 이외의 증폭기를 구동시켜 출력 신호를 안정화시키는데 필요한 추가 경비 및 회로가 없이 입력 전압의 변화에 응답하여 출력 전압을 신속하게 풀-다운 및 풀-업시키기 위해 A급 증폭기로서 동작한다. 불행하게도 공지된 바와 같이, A급 증폭기는 비교적 대량의 전력을 필요로 한다. 집적 회로로서 구성된 종래의 A급 비디오 구동기 회로는 통상 흑백 비디오 영상용으로 최소한 2W의 전력을 소모하거나, 칼라 비디오 시스템에서는 3가지 원색의 각각에 대해 2W의 전력을 소모한다.

B급 증폭기도 종래 기술에서 비디오 신호를 증폭시키는데 사용되어 왔다. Campioni에게 허여된 미국 특허 제4,114,109호에는 이러한 B급 증폭기 회로에 대해 기술되어 있다. 불행하게도, '109 회로는 다소 복잡하며, 비교적 큰 값의 커패시터를 다량 사용하는 것을 필요로 하므로, 집적 회로로서 제조하기가 불가능하다. 또한 '109회로는 베이스에 적정 신호를 제공함으로써 이산(discrete) PNP 및 NPN 출력 트랜지스터들을 구동시킨다. 출력 트랜지스터들의 베이스를 구동시킴으로써, 초고주파수(very high frequency) 출력 트랜지스터들이 사용되어야 하는데 왜냐하면 베이스에 인가되는 신호에 의해 구동되는 트랜지스터의 베이스 커패시턴스가 이 트랜지스터의 사용 가능한 주파수 응답에 악영향을 미치기 때문이다.

본 발명의 지시에 따르면, 비디오 증폭기로서 사용하기에 적합한 새로운 광대역 증폭기가 제공된다. 본 발명의 한가지 특징으로서, 증폭기가 AB급으로 동작하여, 종래의 A급 증폭기에 비해 전력 소비를 상당히 절약할 수 있게 된다. 또한 본 발명의 지시에 따르면 증폭기는 종래의 광대역 증폭기보다 낮은 복사 방출을 제공하고 종래보다 작은 인쇄 회로 기판 영역을 필요로 하며, 종래보다 상당히 양호한 전력 공급 잡음 거부를 달성한다. 본 발명의 광대역 증폭기는 저-비용, 고 주파수 집적 회로 구동기 내에서 정교한 저 전압 신호 처리를 행할 수 있도록 구성된다. 집적 회로 구동기는 저 비용의 이산 트랜지스터들로부터 최대 주파수 응답을 실현하기 위한 방식으로 고전압 이산 전력 트랜지스터를 구동시키도록 출력 전류를 제공한다.

본 발명의 지시에 따르면, TTL 또는 아날로그와 같은 요구되는 수의 포맷 중 임의의 한 포맷으로서, 통상 비디오 신호와 같은 광대역 신호를 입력하게 하는 회로가 제공된다. 콘트라스트 및 휘도 신호는 또한 적합한 출력 신호를 제공하기 위해 광대역 정보, 콘트라스트 및 휘도 신호를 조합하는 회로에 입력 신호로서 인가된다. 회로가 비디오 회로로서 사용될 경우, 입력 데이타는 비디오 신호이고, 저 전압 집적 회로 구동기의 출력 신호는 예를 들어, CRT 디스플레이를 구동시키기에 적합한 출력 전압을 차례로 제공하는 저 비용, 고 전압 이산 전력 트랜지스터들을 구동시키기 위한 전류이다.

본 발명의 지시에 따르면, 회로를 통하여 사용된 바이어스 전류에 의해 유도된 오프셋없이 출력 신호가 입력 신호의 함수로 되게 하는 복제(replica) 바이어스 회로가 사용된다.

본 발명의 지시에 따르면 상호 콘덕턴스(transconductance) 증폭기들, 비디오 처리 회로, 전류 승산기들 및 합산기들은, 용이하게 이용가능한 처리 및 회로 설계 기술과, 1(unity)의 전류 이득(F_t)의 고 주파수를 갖도록 선택되고 또한 매우 저럼한 비용으로 용이하게 이용될 수 있는 풀-업 및 풀-다운 트랜지스터를 포함한 비교적 적은 수의 아산 저 전력 구성 부품들을 사용하는 집적 회로 장치 내에 형성된다. 이러한 저 비용 풀-업 및 풀-다운 트랜지스터를 이용하기 위하여 이 트랜지스터들은 분리된 풀-업 및 풀-다운 전류로부터 캐스코드(cascode) 또는 1의 이득 전류 미러 구조로 구동되어 트랜지스터의 입력 베이스 커패시턴스가 자체의 주파수 응답을 갖는 해로운 효과를 방지하게 된다.

상세한 설명

제1도 디지탈 또는 합성 비디오 입력 신호(V_IN1,V_IN2)를 수신하고 전류(I_O1,I_O2)에 의해 차례로 구동되는 CRT 구동기 회로(300)을 통하여 CRT(2)를 제어하는 상호 콘덕턴스 증폭기로서 작용하는 본 발명의 지시에 따라 구성된 회로(100)의 한 실시예의 블럭도이다. 그러나 본 발명은 비디오 신호를 사용하는 것 이외의 응용, 예를 들어 다른 광대역 응용, 또는 현저한 부하가 고주파수에서의 비교적 큰 전압 스윙에 의해 구동되는 임의의 응용에 적합함을 이해하여야 한다.

이제 제1도를 참조하며, 회로(100)은 비디오 신호에 관련된 입력 신호(V_IN1,V_IN2)를 수신하고, CRT 구동기(200)을 제어하기에 적합한 출력 신호(I_O1및 I_O2)를 제공한다. 회로(100)은 디스플레이될 비디오 패턴을 한정하는 신호를 수신하기에 적당한 입력 상호 콘덕턴스 증폭기(g1 및 g2)를 포함한다.

제1도에 도시한 바와 같이, 비디오 입력 신호(V_IN1및 V_IN2)를 수신하기 위해 2개의 입력 단자를 이용하면, 입력 신호(V_IN1)로서 아날로그 비디오 신호(예를 들어, RS-170 전압 레벨)를 수신함으로써 제1도의 회로가 동작할 수 있게 된다. 이때 입력 신호(V_IN2)는 접지된다. 아날로그 모드 내에서 동작할때, 상호 콘덕턴스 증폭기(g1)에 인가된 아날로그 입력 신호는 0 내지 1.1볼트의 피크-대-피크(peak-to-peak)값을 갖는다. 이 아날로그 비디오 입력 전압은 블랙 레벨 클램프/피크 검출기(101)에 전류를 제공하기 위해 상호 콘덕턴스 증폭기(g1)에 의해 증폭된다. 블랙 레벨 클램프/피크 검출기(101)는 블랭킹 중에 비디오 신호를 게이트 오프시키도록 작용하는 블랭킹/블랙 레벨 클램프 신호[종종 샌드캐슬(sandcastle) 펄스라 함]를 비디오 소스로부터 수신함으로써, 리미터(L1)에 블랙 레벨 출력 신호를 제공한다. 또한 블랙 레벨 클램프/피크 검출기(101)은 예를 들어, 미국 특허 제4,869,568호에 기술된 방법으로 블랙 레벨 클램프를 수행하기 위해 필요한 보유(hold) 커패시터에 접속하기 위한 블랙 레벨 클램프 단자를 포함한다. 블랙 레벨 클램프는 블랙 레벨 클램프단자에 접속된 22 nF의 커패시터를 갖고 있고 약 14kHz의 최소 수평 주사 주파수를 갖고 있는 한 실시예에서, 흑색에 관련된 신호 레벨을 정하도록 작용하고 CRT 캐소드 기준 전압 강하는 0.15볼트를 초과하지 않으므로 CRT의 바람직한 휘도 변화에 의해 발생되지 않는 이러한 CRT 캐소스 전압 강하로 인한 CRT상이 휘도 변화를 최소화시키게 된다.

회로(101)는 또한 동기(SYNC) 출력 단자를 포함한다. 이 단자는 입력 비디오 신호 내에 포함된 동기 신호를 나타내는 TTL 개방 콜렉터 출력 신호를 제공한다. 동기 출력 신호는 아날로그 입력 신호((V_IN1)가 블랙 레벨(VREF) 이하일 경우 저 레벨로 되고, 아날로그 입력 신호(V_IN1)가 VREF보다 클 경우 논리 1이 된다. 제1도에 도시한 바와 같이 회로가 칼라 시스템에 사용되는 본 발명의 한 실시예에서, 수평 및 수직 동기 신호들은 3가지(적색, 녹색, 청색) 아날로그 비디오 신호 중의 임의의 신호 상에 나타날 수 있으므로, 3개의 동기 출력 단자들은 칼라 비디오 신호가 동기 신호를 발생시키는 것과 무관하게 동기 신호를 제공할 수 있는 단일 단자를 제공하도록 배선된(wired) OR 형태로 함께 결합된다. 블랙 레벨 클램프/피크 검출기 회로(101)는 비디오 입력 신호로부터 동기 신호를 분리시키도록 작용하고, 블랭킹 중에 동기가 제거된 비디오 신호를 게이트 제어하도록 작용한다.

회로(101)는 또한 1.2볼트의 TTL 논리 레벨 스윙보다 큰 입력 신호 스윙에 대해 출력 신호를 제한 하도록 작용하여 회로가 TTL 입력 신호로 작용하게 하는 출력 신호를 리미터(L1)에 제공한다. 다시 말하면, 리미터(L1)로부터의 출력 신호는 합산기(S1)의 한 입력 리드(lead)에 인가된다. 전술한 바와 같이, (V_IN1)이 아날로그 비디오 신호일 때,(V_IN2)는 접지로 유지되어, 상호 콘덕턴스 증폭기(g2)는 합산기(S1)에 전류를 제공하지 않는다. 그러므로, 합산기(S1)으로부터의 출력 신호는 아날로그 입력 신호(V_IN1)에 응답하여 리미터(L1)에 의해 제공되는 전류와 같다.

반대로, 2개의 입력 신호(V_IN1및 V_IN2)가 2비트 TTL 비디오 신호, 상호 콘덕턴스 증폭기(g1 및 g2) 및 회로(101)를 제공하는데 사용될 경우, 리미터(L1)및 합산기(S1)는 2비트 디지탈-아날로그 변환기로서 작용한다. 이 모드에서 상호 콘덕턴스 증폭기(g1 및 g2)는 (즉, 각각의 입력 신호가 TTL고 레벨일 때) 전류를 제공하거나, (각각의 TTL 입력 신호가 저 레벨일 때) 전류를 제공하지 않는다. 이 모드에서 2개의 TTL 입력 신호(V_IN1및 V_IN2)에 의해 정의된 4가지 상태는 0%(흑색), 33%, 66% 및 100%(백색)와 같은 4가지의 디스플레이 세기를 나타낸다.

선택적으로 승산기(M1)의 입력 리드(103)에 (동기 신호가 제거된) 아날로그 비디오 신호를 제공하는데 임의의 적정 수단이 사용될 수 있다.

한 실시예에서, 리미터(L1)는 단위 이득 전류 제한 회로(Unity-Gain Current-Limiting Circuit)라는 명칭으로 브라우스차일드(Blauschild)의 발명으로 출원되고 참조 번호 PHA 1173로 시그네틱스(Signetics)에 양도된 출원 계류중인 미합중국 출원 번호 제 ___ 호에 기술된 바와 같이 형성된다. 상호 콘덕턴스 증폭기(g1 내지 g7)는 약 200MHz의 최소-3dB 대역폭을 갖고 있고, 1987년 10월 30일자로 출원되어 계류중인 미국 특허 출원 제115,136호에 제시한 바와 같이 형성될 수 있다.

콘트라스트 상호 콘덕턴스 증폭기(g4)의 출력 전류는 승산기(M1)의 다른 입력 리드에 인가되는 고정 DC 전류 오프셋을 제공한다. 전류 승산기(M1 및 M2)는 상술한 계류중인 미국 특허 출원 제115,136호에 제시된 방법으로 유리하게 구성될 수 있다. 전류 승산기(M1)으로부터의 출력 전류는 전류 합산기(S2)의 한 입력 리드에 인가된다. 휘도 상호 콘덕턴스 증폭기(g3)으로부터의 출력 전류가 합산기(S2)의 다른 입력 리드에 인가됨으로써, 합산기(S2)가 승산기(M1) 및 휘도 상호 콘덕턴스 증폭기(g3)로부터의 전류들의 합과 동일한 전류를 제공하게 한다. 합산기(S2)로부터의 전류 출력은 전류 승산기(M2)의 한 입력 리드에 인가된다.

상호 콘덕턴스 증폭기(g5)는 3개의 독립 회로(I)가 칼라 시스템에 사용될 때, 서로에 관한 적색, 녹색, 및 청색 총(gun)을 가중시키는데 사용되는 서브 콘트라스트 전압(V_contrast)을 수신한다. 서브 콘트라스트 상호 콘덕턴스 증폭기(g5)로부터의 출력 전류는 전류 승산기(M2)의 다른 입력 리드에 인가된다. 전류 승산기(M2)로부터의 출력 전류는 블랭크/차단 회로(102)에 인가된다. 블랭크/차단 회로(102)는 저 레벨일 경우 합산기(S3)의 한 입력 리드에 인가된 전류를 디스에이블하는 입력 TTL 신호를 수신하여, 출력 증폭기(g8 및 g9)를 디스에이블하게 된다. 상호 콘덕턴스 증폭기(g6)는 이하 더욱 상세하게 설명하는 바와 같이, 요구되는 레벨에 도달하는 CRT(2)에 인가되는 전압에 응답하여 궤환 신호를 수신한다. CRT 캐소드 전위가 단지 비임 차단시에 있도록 조정되는 블랙 레벨 입력 전압에 응답하여 동작하는 블랙 레벨 상호 콘덕턴스 증폭기(g7)로부터 입력된 다른 전류를 수신하는 전류 합산기(S4)의한 입력 리드에 전류 합산기(S3)에 입력되는 전류들의 합이 인가되어, 비디오 입력 상호(V_IN1또는 V_IN2), 또는 휘도 제어 전압(V_brightness)의 임의의 증분되는 정(+) 전압 변화가 비임 전류를 트랜지스터(Q1 및 Q2)를 통해 출력 전류(I_O1및 V₂)를 각각 차례로 제어하는 반전 증폭기(g8) 및 비반전 증폭기(g9)의 입력 리드에 인가된다. 또한 증폭기(g8 및 g9)는 트랜지스터(Q1 및 Q2)로부터의 이용가능한 최대 출력 전류(I_O1및 V₂)를 각각 세트하는 회전 제한 신호(slew limit signal)를 수신한다.

한 실시예에 있어서, 상호 콘덕턴스 증폭기(g7)은 미국 특허 출원 제115,136호에 제시된 바와 같이 제조되지만, 제2도의 개략도에 도시된 바와 같이, 출력 신호의 극성을 반전시키도록 작용하는 부가되는 출력 이득 단(201)을 포함한다.

제3도는 본 발명의 지시에 따라 구성된 회로(300)의 한 실시예의 개략도이다. 중요하게도 제3도의 개략도는 CRT 캐소드 커패시턴스(통상, 5.5 pF 내지 7.0 pF) 뿐만 아니라 인쇄 회로 기판 함유 회로(300)로부터의 소정의 기생 커패시턴스를 포함하는 구동된 CRT의 캐소드에 관련되는 커패시턴스(통상, 약 0pF)를 실제로 포함하는 커패시턴스(C1)를 포함하는 서브 회로(2)를 도시한 것이다. 출력 전압(V_OUT)은 도시한 바와 같이 CRT의 캐소드에 인가된다. 본 발명의 지시에 따르면 저항기(R1)는 약 15KΩ의 저항값을 갖고 있어, 제3도의 저항기(R1)에 대응하는 풀-업 저항기가 예를 들어 800 내지 1.9KΩ 정도의 매우 낮은 저항값을 갖고 있는 종래 기술의 A급 장치와 비교하여 볼 때 이 회로의 전체 전력 소모는 감소된다. 이러한 종래 기술의 A급 증폭기는 입력 신호를 증폭시키는데 필요한 고 주파수 응답을 달성하기 위해 비교적 낮은 저항값의 풀-업 저항기를 갖는다. 종래의 기술과는 반대로, 본 발명의 지시에 따르면, 평균 전력 소모를 최소화시키기 위해 비교적 큰 저항값의 풀-업 저항기(R1)이 사용되고, 평균 전력 소모를 최소화시키면서 고 주파수 응답을 달성하기 위해 과도 풀-업 회로(4) 및 과도 풀-다운 회로(5)를 사용한다.

과도 풀-다운 서브 회로(5)는 캐스코드 동작 모드 내에서 NPN 풀-다운 트랜지스터(Q4)를 구동시키기 위해 사용되는 CRT 구동기 전류(I_O1)를 단자(T1) 상에서 수신하여, 회로가 트랜지스터(Q4)의 F_t와 거의 동일한 대역폭(통상, 200MHz 정도)를 얻을 수 있게 한다. 다시 말하면, 트랜지스터(Q4)는 베이스에 인가된 VCC(통상, 5V)에 의해 바이어스되고, 이것이 에미터는 단자(T1) 상의 CRT 구동기 전류(I_O1)를 적절한 대기 값(통상, 10 내지 20mA)에 바이어스 시키 도록 작용하는 저항기(R3 : 약 450Ω)를 통해 베이스에 접속된다. 이것은 트랜지스터(Q4)가 항상 최소한 약간 턴-온 상태를 유지하게 하여 턴-온 지연을 방지시킨다. 이 방법으로, I_O1전류가 증가하여 [이에 따라 I_O1전류가 감소하여], 트랜지스터(Q4)는 확실하게 턴-온되고, CRT 출력 노드(N1)으로부터 트랜지스터(Q4)를 통하여 약 100mA까지의 콜렉터 전류가 유도됨으로써, CRT 커패시턴스(C1)을 방전시키고 V_OUT을 감소시키게 된다. 중요하게도, 트랜지스터(Q4)가 캐스코드 모드 내에서 동작되므로, 트랜지스터(Q4)가 이것의 베이스에 인가된 신호에 의해 구동된 경우에서와 마찬가지로, 트랜지스터(Q4) 베이스 커패시턴스 또는 구동 회로 내의 복잡성에 의한 주파수 응답의 저하없이, 트랜지스터(Q4)의 주파수 응답이 트랜지스터(Q4)의 F_t와 거의 동일하게 한다.

반대로 I_O1이 감소(및 I_O1가 증가)할 때, 트랜지스터(Q4)의 에미터를 통과하는 전류는 감소되고, 트랜지스터(Q4)의 콜렉터 전류를 감소시킴으로써, 커패시터(C1)를 방전시키지 않게 되어, V_OUT를 증가시키게 된다.

과도 풀-업 서브 회로(4)는 V_OUT를 증가시키는 것이 바람직할 때, 커패시터(C1)을 충전시키기 위해 부수적인 풀-업 전류를 제공하도록 작용한다. 이 서브 회로는 풀-업 저항기(R1)만을 사용하여 이용불가능한 고 주파수 응답을 제공하도록 작용한다. 다이오드(D1,D2 및 D3) 및 저항기(R4)(통상, 100KΩ)는 B+ 전압(통상, 115볼트 DC) 이하의 약 1 다이오드 강하시에 PNP 풀-업 트랜지스터(Q3)의 베이스를 유지한다. 이것은 트랜지스터(Q3)이 적어도 약간의 온 상태로 유지되게 하고, 최소 콜렉터 전류는 약 100μA로 되므로, 턴 온 지연을 방지시킨다. 이 방법으로 풀-업 트랜지스터(Q3)을 바이어스함으로써, 턴 온 지연이 상당히 감소되어, 풀-업 회로(4)의 주파수 응답을 증가시키게 된다. 트랜지스터(Q3)의 에미터와 베이스 사이에 접속된 저항기(R5)는 약 1.2KΩ의 저항값을 갖고 있고, 바람직하게 한정된 전류 및 이에 따라 대체로 고정된 전압을 다이오드(D3)에 제공하기 위해 다이오드(D3)을 통하여 공지된 전류(통상, 0.5mA)를 제공하도록 작용한다.

전류 미러는 과도 풀-업 트랜지스터(Q3)을 구동시키는 데 사용되고, 이 때 저항(R2 및 R6, 통상, 30Ω)과 다이오드(D1,D2 및 D3) 및 트랜지스터(Q3)의 베이스-에미터 접합부로 형성한다. 전류 (I_O2)의 증가는 커패시터(C2, 통상, 100pF)를 통해 트랜지스터(Q3)의 베이스에 결합되므로, PNP 풀-업 트랜지스터(Q3)이 균일한 이득 전류 미러 구성에서 턴 온되게 한다. 이것은 상당한 양의 전류(통상, 약 100mA)가 출력 노드(N1)에 인가되게 하여, V_OUT를 증가시킨다. 반대로, I_O2가 감소할 때, 트랜지스터(Q3)은 턴 오프되어 이것의 에미터 전류는 약 100μA의 상술한 레벨로 감소된다.

트랜지스터(Q3)가 전류 미러 구성에 의해 구동되게 하는 방법으로 과도 풀-업 서브 회로(4)를 동작시킴으로써, 풀-업 서브 회로(4)의 주파수 응답은 트랜지스터(Q3)의 F_t(통상, 200MHz정도)와 거의 동일하게 된다. 제4도는 AC 전류 미러로서 동작한 PNP 트랜지스터(Q3)의 간단한 모델이다. 다이오드(D1,D2 및 D3)은 원하는 대개(standby) 전류(통상, 100μA)를 제공하기 위해 PNP 풀-업 트랜지스터(Q3)의 베이스를 약하게 바이어스하는 단일 다이오드의 등가물로 동작하도록 접속되므로, 트랜지스터(Q3)의 턴-온 지연을 방지시키게 된다. VCC가 일정하기 때문에, 입력 전류(I_O2)가 증가할 때, 입력 단자 (T2)상의 전압 변화량은

△V_T2=△I_O2R₂

와 같으며, 여기에서, △V_T2= 입력 단자(T2) 상의 전압 변화량, △I_O2=입력 전류(I_O2)의 변화량 및 R₂= 저항기(R₂)의 저항값을 나타낸다.

이 V_T2는 결합 커패시터(C2)를 통해 PNP 풀-업 VT 트랜지스터(Q3)의 베이스에 결합된다. 저항기(R2 : 30Ω)에 흐르는 과도 풀-업 전류가 약 100mA이므로, 저항기(R2)의 양단 간의 과도 풀-업 전압은 약 3V가 된다. 약 100μA의 유휴(idle) 전류로부터 약 100mA의 과도 풀-업 전류까지의 트랜지스터(Q3)의 콜렉터 전류 변화시에, 트랜지스터(3Q)의 베이스-에이터 전압 변화량은 약 180mA가 된다. 이것은 저항기(R2) 양단 간의 3볼트 과도 전압에 비해 매우 적으므로, 트랜지스터(Q3)의 베이스-에미터 전압은 거의 일정한 것으로 가정할 수 있다. 이때, 트랜지스터(Q3)의 베이스-에미터 전압이 거의 일정하기 때문에, △V_T2는 트랜지스터(Q3)의 에미터에 결합되어,

△V_R2=△V_R6(2)를 유도한다.

I_C3=I_R6(3)이므로,

△I_C3=△I_R6(4)가 된다.

△V_R6=△I_R6R₆(5)이므로,

△I_C3=△V_R6/R₆(6)이 된다.

R₂=R₆(6)이 된다.

△I_C3=△V_R2/R₂(8)가 됨에 따라,

△I_C3=△I_R2(9)가 된다.

여기에서, △V_R2는 저항기(R2) 양단 간의 전압 변화량, △V_R2는 저항기(R6) 양단 간의 전압 변화량, △I_R1은 저항기(R6)를 통과하는 전류 변화량, R6은 저항기(R6)의 저항값, I_R6은 저항기(R6)에 흐르는 전류 및 I_C3는 트랜지스터(Q3)를 통과하는 콜렉터 전류를 나타낸다.

그러므로, 트랜지스터(Q3)를 통과하는 콜렉터 전류의 변화량은 입력 전류(I_O2)의 변화량과 거의 동일하므로, PNP 풀-업 트랜지스터(Q3)은 전류 미러로서 동작하고, 트랜지스터(Q3)의 콜렉터 전류는 입력 전류(I_O2)를 미러한다.

본 발명의 중요한 이점으로는 입력 전류(I_O1및 I_O2)가 예를 들어, 비디오 처리 및 제어 회로 모두를 포함하는 직접 회로 내에 포함된 고속, 저 전압 NPN 트랜지스터에 의해 용이하게 공급된다는 것이다. 이때, 이 제어 전류(I_O1및 I_O2)는 각각 전류 미러 및 캐스코드 형태로 비교적 저렴한 고 전압 이산 트랜지스터(Q3 및 Q4)를 구동시키기 위해 사용되므로, 트랜지스터(Q3 및 Q4)가 베이스에 인가된 신호에 의해 구동되어 주파수 응답에 악영향을 미치는 상황과는 달리 트랜지스터(Q3 및 Q4)의 F_t가 충분히 사용될 수 있게 한다.

궤환 서브 회로(3)은 제1도의 회로(100)에 인가되는 V_feedback신호로서 작용하는 궤환 신호(V_fb)를 단자 (T3)에 제공한다. OUT 트랜지스터(Q5)를 통하여 콜렉터 전류는 트랜지스터(Q5)의 베이스에 인가 되는 V_OUT/R₇+R₈[여기에서, R₇은 저항기(R7)의 저항값이고, R₈은 저항기(R8)의 저항값이다]에 의해 제어됨에 따라, 관련 전압(V_fb)를 제공하게 된다. 이 궤환 신호는 전류(I_O1및 I_O2)가 펄스로서 반드시 동작하도록 하는데 사용되는데, 이 펄스들은 V_OUT가 요구되는 레벨에 도달할 때 종료된다. V_OUT가 요구되는 레벨에 도달할 경우, I_O1은 저항기(R1)에 관련하여, V_OUT를 요구되는 전압 레벨까지 고정시키는 적은 양의 안정 상태(steady state) 전류를 제공한다.

모든 정보물 및 특허 출원들은 이 각각의 공보물 또는 특허 출원이 참고 자료로서 결합되는 것으로 특정하게 나타난 경우에 동일하게 본 명세서에 참고 자료로서 사용된다. 지금까지 본 발명을 완전히 기술하였으나, 본 분야에 숙련된 기술자들은 본 명세서에 첨부된 특허 청구의 범위와 배열을 벗어나지 않고서 본 발명을 여러가지로 변형 및 변경시킬 수 있다.

예를 들어, 선택적인 실시예에서, 풀-업 서브 회로(4)는 캐스코드 배열로 구동된 풀-업 트랜지스터를 포함한다. 소정의 실시예에서, 회로의(5)는 전류 미러 형태로 구동된 풀-다운 트랜지스터를 포함한다. 모든 이러한 실시예에서, 회로의 대역폭은 풀-업 및 풀-다운 서브 회로에 사용된 별도의 고전압 트랜지스터의 F_t의 거의 동일한데, 그 이유는 이 트랜지스터들이 베이스에 의해 구동되지 않기 때문이다.

Claims

증폭될 입력 신호 전류를 수신하기 위한 입력수단, 상기 입력 신호의 함수로서 출력 신호를 제공하기 위한 출력 단자, 상기 출력 단자에 과도 풀-업 신호를 제공하기 위한 제1과도 수단 및 상기 출력 단자에 과도 풀-다운 신호를 제공하기 위한 것으로 상기 제1과 수단과 독립적인 제2과도 수단을 포함하며, 상기 과도 수단들 중의 하나는 상기 입력 신호 전류의 성분을 미러(mirroiring)하기 위한 AC전류 미러 구성으로 동작되는 트랜지스터를 포함하는 것을 특징으로 하는 광대역 증폭기.
제1항에 있어서, 상기 과도 풀-업 수단 및 상기 과도 풀-다운 수단 중 하나 또는 양 수단이 상기 출력 단자에 접속된 제1단류 조정 단자, 상기 입력 신호를 수신하도록 접속된 제2전류 조정 단자 및 바이어스 전압을 수신하도록 접속된 제어 단자로 이루어진 트랜지스터를 포함하는 것을 특징으로 하는 광대역 증폭기.
제1항에 있어서, 상기 출력 신호에 응답하여 상기 입력 신호를 제어하기 위한 궤환 수단을 더 포함하는 것을 특징으로 하는 광대역 증폭기.
제1항에 있어서, 상기 과도 풀-업 및 상기 과도 풀-다운 수단 중 1개 이상의 수단이 캐스코드(cascode) 동작 모드로 동작되는 트랜지스터를 포함하는 것을 특징으로 하는 광대역 증폭기.
제4항에 있어서 상기 트랜지스터가 상기 출력 단자에 접속된 제1전류 조정 단자, 상기 제어 신호들 중의 1개의 신호를 수신하도록 접속된 제2전류 조정 단자 및 바이어스 전압을 수신하도록 접속된 제어 단자를 포함하는 것을 특징으로 하는 광대역 증폭기.
제1항에 있어서 상기 과도 풀-업 및 상기 과도 풀-다운 수단 중 1개 이상의 수단이 전류 미러 구성으로 동작되는 트랜지스터를 포함하는 것을 특징으로 하는 광대역 증폭기.
제6항에 있어서 상기 전류 미러가 상기 출력 단자에 접속된 제1전류 조정 단자, 제2전류 조정 단자 및 제어단자를 갖는 트랜지스터, 상기 제2전류 조정 단자와 공급 전압 사이에 접속된 제1저항기 수단, 상기 제어 단자와 상기 공급 전압 사이에 접속되고, PN 접합부 및 저항기를 갖는 바이어싱 수단 및 상기 입력 신호를 상기 제어 수단에 결합시키기 위한 수단을 포함하는 것을 특징으로 하는 광대역 증폭기.
증폭될 입력 신호를 수신하기 위한 입력 단자, 상기 입력 신호의 함수로서 출력 신호를 제공하기 위한 출력 단자, 상기 출력 신호에 응답하여 궤환 신호를 제공하기 위한 궤환 수단, 상기 입력 신호 및 상기 궤환 신호를 수신하고, 이에 응답하여 1개 이상의 제어 신호를 제공하기 위한 제어 신호 수단 및 상기 출력 신호를 제공하기 위한 출력단을 포함하며, 상기 출력단은 상기 출력 단자 및 관련 공급 전압 사이에 각각 접속된 1개 이상의 과도 신호 경로를 포함하고 각각의 상기 과도 신호 경로는 상기 과도 신호 경로의 대역폭을 상기 트랜지스터의 단위(unity) 전류 이득의 주파수와 거의 동일하도록 하는 방식으로 구동되는 트랜지스터를 포함하는 것을 특징으로 하는 광대역 증폭기.
제8항에 있어서 상기 1개 이상의 과도 신호 경로는 캐스코드 동작모드로 동작되는 트랜지스터를 포함하는 것을 특징으로 하는 광대역 증폭기.
제9항에 있어서 상기 트랜지스터는 상기 출력 단자에 접속된 제1전류 조정단자, 상기 제어 신호 중 1개의 신호를 수신하도록 접속된 제2전류 조정 단자 및 바이어스 전압을 수신하도록 접속된 제어 단자를 포함하는 것을 특징으로 하는 광대역 증폭기.