JP3843481B2 - サンプルホールド回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、たとえばＣＣＤビデオカメラ用ヘッドアンプＩＣ等に適用されるサンプルホールド回路に関するものである。
【０００２】
【従来の技術】
一般に、ＣＣＤカメラ用サンプルホールド回路は、高速性能が必要なため、バッファ型のアンプを使用している。
【０００３】
図３は、従来のこの種のサンプルホールド回路の構成例を示すブロック図である。
このサンプルホールド回路１０は、図３に示すように、たとえばＣＣＤイメージャーからの１ＶP-P 程度の入力信号ＳINをサンプリング時に入力端子ＴINから出力端子ＴOUT に転送し、ホールド時に入力端子ＴINに入力された信号ＳINを遮断し出力端子ＴOUT に接続されたホールド用キャパシタＣH に蓄えられた電荷に基づく電位を保持する信号転送部１１、信号転送部１１の動作を制御するためのスイッチ部１２、および動作制御用の電流を供給する電流源部１３を有しており、電源電圧ＶCCの供給ラインと接地ライン（ＧＮＤ）との間に、電源電圧ＶCCの供給ライン側から、信号転送部１１、スイッチ部１２、電流源部１３を縦続接続して構成されている。
なお、図３において、１４はスレッショルド用設定電圧Ｖｔｈ用の定電圧源、１５はサンプルホールドクロック信号ＳＨＣＬＫの信号源をそれぞれ示している。
【０００４】
このような構成におけるサンプル動作とホールド動作のスイッチングは、スイッチ部１２でおいて、スレッショルド用設定電圧Ｖthとサンプルホールドクロック信号ＳＨＣＬＫとの比較結果に応じて高速に行われる。
【０００５】
【発明が解決しようとする課題】
ところで、図３のサンプルホールド回路は、上述したように、電源電圧ＶCCの供給ラインと接地ライン（ＧＮＤ）との間に、電源電圧ＶCCの供給ライン側から、信号転送部１１、スイッチ部１２、電流源部１３を縦続接続してあることから、その入出力ダイナミックレンジは、電源電圧から信号転送部１１、スイッチ部１２、電流源部１３の３ブロックを構成する素子の最低必要電圧（以下、構成電圧という）を引いた値になる。
すなわち、回路の入出力ダイナミックレンジは、電源電圧ＶCC−｛（信号転送部構成電圧）＋（スイッチ部構成電圧）＋（電流源部構成電圧）｝で決まっている。
【０００６】
したがって、近年の低電圧下の要求に応じて、５Ｖであった電源電圧をたとえば３Ｖあるいはそれ以下に下げると、上述したサンプルホールド回路では、スイッチ部１２のスレッショルド用設定電圧（Ｖｔｈ）がいわゆるリミッタになり、信号転送部１１での信号のロー領域が設定電圧Ｖｔｈにより制限され、電源電圧ＶCCを下げると下がった分だけ、信号の入出力ダイナミックレンジが狭くなる。
【０００７】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、信号のダイナミックレンジ仕様を損ねることなく低電圧動作可能なサンプルホールド回路を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明のサンプルホールド回路は、ホールド用容量素子と、第１の電源に接続され、サンプリング時には電流源による電流を受けて作動状態となり入力端子に入力した信号を上記容量素子に接続された出力端子に転送し、ホールド時には当該入力信号を遮断して上記容量素子に蓄えられた電荷に基づく電位を保持する信号転送部と、第１の電源に接続された第１の電流源部と、上記信号転送部と第２の電源との間に接続され、上記第１の電流源部からの電流を受けたときに電流源として機能する第２の電流源部と、設定電圧とサンプルホールドクロック信号とを比較してサンプルホールドクロック信号のサンプル用クロックを検出し、当該サンプル用クロックを検出したときのみ、上記第１の電流源部による電流を上記第２の電流源部に供給するスイッチ部とを有する。
【０００９】
また、本発明のサンプルホールド回路は、ホールド用容量素子と、第１の電源に接続されたカレントミラー回路と、当該カレントミラー回路に接続され、一方の端子が入力端子に接続され、他の端子が出力端子に接続された差動回路とを有し、サンプリング時には電流源による電流を受けて上記差動回路が作動状態となり入力端子に入力した信号を上記容量素子に接続された出力端子に転送し、ホールド時には当該入力信号を遮断して上記容量素子に蓄えられた電荷に基づく電位を保持する信号転送部と、第１の電源に接続された第１の電流源部と、上記信号転送部と第２の電源との間に接続され、サンプル用電流を受けたときに当該サンプル用電流を上記信号転送部の差動回路に供給する第１電流源と、ホールド用電流を受けたときには上記信号転送部のカレントミラー回路への電流供給を遮断させる第２電流源とを有する第２の電流源部と、設定電圧とサンプルホールドクロック信号とを比較してサンプルホールドクロック信号のサンプル用クロックを検出し、当該サンプル用クロックの検出期間には上記第１の電流源部による電流を上記サンプリング用電流として、その他の期間には上記ホールド用電流として上記第２の電流源部に供給するスイッチ部とを有する。
【００１０】
本発明のサンプルホールド回路によれば、第１の電源たとえば電源電圧源と第２の電源、たとえば接地との間には、信号転送部と第２の電流源部との２つの回路ブロックのみ縦続接続されることになることから、スイッチ部への設定電圧に制約を受けることがなく、従来のサンプルホールド回路に対し、入出力ダイナミックレンジを広げることが可能になる。
【００１１】
【発明の実施の形態】
図１は、本発明に係るサンプルホールド回路の一実施形態を示すブロック図である。
本サンプルホールド回路２０は、図１に示すように、ホールド用キャパシタＣH 、信号転送部２１、第１の電流源部２２、第２の電流源部２３、スイッチ部２４、スレッショルド用設定電圧Ｖｔｈ用の定電圧源２５、サンプルホールドクロック信号ＳＨＣＬＫの信号源２６により構成されている。
【００１２】
信号転送部２１は、サンプリング時には第２の電流源部２３による電流Ｉｓを受けて作動状態となり入力端子ＴINに入力した信号ＳINをキャパシタＣH に接続された出力端子ＴOUT に転送し、ホールド時には第２の電流源部２３による電流Ｉｓの供給が停止されるとともに電流Ｉｈを受けて非作動状態となり入力信号を遮断してキャパシタＣH に蓄えられた電荷に基づく電位を保持する。
【００１３】
第１の電流源部２２は、定電流Ｉ22をスイッチ部２４に供給する。
第２の電流源部２３は、第１電流源および第２電流源を備え、サンプリング時にスイッチ部２４から供給される電流Ｉｓを受けると第１電流源が作動状態となって信号転送部２１に動作電流Ｉｓを供給し、ホールド時にスイッチ部２４から供給される電流Ｉｈを受けると第２電流源が作動状態となって信号転送部２１に電流Ｉｈを供給する。
【００１４】
スイッチ部２４は、設定電圧Ｖｔｈとサンプルホールドクロック信号ＳＨＣＬＫとを比較して、サンプルホールドクロック信号ＳＨＣＬＫがローレベルで設定電圧Ｖｔｈより低い場合は電流Ｉｓを第２の電流源部２３に供給し、ハイレベルで設定電圧Ｖｔｈ以上の場合は電流Ｉｈを第２の電流源部２３に供給する。
【００１５】
本実施形態では、電源電圧ＶCCの供給ライン（第１の電源ライン）と接地ライン（第２の電源ライン）との間に、電源電圧ＶCCの供給ラインに接続された信号転送部２１と接地ＧＮＤに接続された第２の電流源部２３とが縦続接続されている。同様に、電源電圧Ｖ CC の供給ラインと接地ラインとの間に、電源電圧ＶCCの供給ラインに接続された第１の電流源部２２と接地ＧＮＤに接続されたスイッチ部２４とが縦続接続されている。そして、第２の電流源部２３は、後述するように、スイッチ部２４により作動状態が制御される。
すなわち、本実施形態のサンプルホールド回路２０は、電源電圧ＶCCの供給ラインと接地ラインとの間には、２つの回路ブロックのみが縦続接続されており、これにより、低電源電圧、たとえば３Ｖ下においても信号のダイナミックレンジを損ねることなく安定な動作を実現している。
【００１６】
以下、具体的な回路例に基づいて、本サンプルホールド回路２０の動作および低電源電圧下でも信号のダイナミックレンジを損ねることなく安定に動作することを順を追って説明する。
【００１７】
図２は、図１のサンプルホールド回路２０の具体的な構成例を示す回路図である。
図２に示すように、信号転送部２１は抵抗素子Ｒ211 ，Ｒ212 、ｐｎｐ型トランジスタＰ211 ，Ｐ212 、およびｎｐｎ型トランジスタＱ211 ，Ｑ212 により構成されている。同様に、第１の電流源部２２は抵抗素子Ｒ221 ，Ｒ222 、ｐｎｐ型トランジスタＰ221 ，Ｐ222 、および電流源Ｉ221 により構成され、第２の電流源部２３は抵抗素子Ｒ231 ，Ｒ232 ，Ｒ233 、ｎｐｎ型トランジスタＱ231 ，Ｑ232 ，Ｑ233 ，Ｑ234 により構成され、スイッチ部２４はｐｎｐ型トランジスタＰ241 ，Ｐ242 により構成されている。また、２７は第１の電源としてのＶCC用電源を示している。
【００１８】
信号転送部２１においては、トランジスタＰ211 のエミッタが抵抗素子Ｒ211 を介して電源電圧ＶCCの供給ラインに接続され、コレクタがベースおよびトランジスタＱ211 のコレクタに接続され、コレクタとベースの接続点がトランジスタＰ212 のベースに接続されている。トランジスタＰ212 のエミッタは抵抗素子Ｒ212 を介して電源電圧ＶCCの供給ラインに接続され、コレクタがトランジスタＱ212 のコレクタおよびベースに接続されている。これらトランジスタＰ211 ，Ｐ212 によりカレントミラー回路が構成されている。
また、トランジスタＰ212 のエミッタと抵抗素子Ｒ212 との接続点が第２の電流源部２３のトランジスタＱ233 のコレクタに接続され、トランジスタＱ211 のベースが入力端子ＴINに接続され、トランジスタＱ212 のベースが出力端子ＴOUT に接続され、出力端子ＴOUT と接地間にホールド用キャパシタＧH が接続されている。そして、トランジスタＱ211 とＱ212 のエミッタ同士が接続され、その接続点が第２の電流源部２３のトランジスタＱ232 のコレクタに接続されている。
【００１９】
第１の電流源部２２においては、トランジスタＰ221 のエミッタが抵抗素子Ｒ221 を介して電源電圧ＶCCの供給ラインに接続され、コレクタがベースおよび電流源Ｉ221 に接続され、コレクタとベースの接続点がトランジスタＰ222 のベースに接続されている。トランジスタＰ222 のエミッタは抵抗素子Ｒ222 を介して電源電圧ＶCCの供給ラインに接続され、コレクタがスイッチ部２４のトランジスタＰ241 およびＰ242 のエミッタに接続されている。これらトランジスタＰ221 ，Ｐ222 によりカレントミラー回路が構成されている。
【００２０】
第２の電流源部２３においては、トランジスタＱ231 のエミッタが抵抗素子Ｒ231 を介して接地され、コレクタがベースおよびスイッチ部２４のトランジスタＰ241 のコレクタに接続されている。トランジスタＱ231 のコレクタとベースの接続点がトランジスタＱ232 のベースに接続され、トランジスタＱ232 のエミッタがトランジスタＱ233 のエミッタに接続され、このエミッタ同士の接続点は抵抗素子Ｒ232 を介して接地されている。トランジスタＱ234 のエミッタが抵抗素子Ｒ233 を介して接地され、コレクタがベースおよびスイッチ部２４のトランジスタＰ242 のコレクタに接続されている。そして、トランジスタＱ234 のコレクタとベースの接続点がトランジスタＱ233 のベースに接続されている。
トランジスタＱ231 とＱ232 からなるカレントミラー回路により第１電流源２３ａが構成され、トランジスタＱ233 とＱ234 からなるカレントミラー回路により第２電流源２３ｂが構成されている。
【００２１】
スイッチ部２４においては、トランジスタＰ241 のベースがサンプルホールドクロック信号ＳＨＣＬＫの信号源２６に接続され、トランジスタＰ242 のベースがスレッショルド用設定電圧Ｖｔｈ用の定電圧源２５に接続され、エミッタ同士が接続されたトランジスタＰ241 ，Ｐ242 により差動スイッチが構成されている。
スイッチ部２４では、設定電圧Ｖｔｈよりサンプルホールドクロック信号ＳＨＣＬＫのレベルが低い場合にはトランジスタＰ241 がオン状態となってサンプリング用電流Ｉｓを、高い場合にはトランジスタＰ242 がオン状態となってホールド用電流Ｉｈを第２の電流源部２３に供給する。
【００２２】
次に、上記構成による動作を説明する。
このサンプルホールド回路２０では、第１の電流源部２２から定常的に定電流Ｉ22がスイッチ部２４に供給される。
スイッチ部２４では、設定電圧Ｖｔｈとサンプルホールドクロック信号ＳＨＣＬＫとのレベル比較が行われる。
【００２３】
サンプリング時は、サンプルホールドクロック信号ＳＨＣＬＫが設定電圧Ｖｔｈよい低いレベル（ＳＨＣＬＫ電圧＜Ｖｔｈ）でトランジスタＰ241 のベースに供給される。これにより、トランジスタＰ241 がオン状態となって、第１電流源部２２による電流Ｉ22は全てトランジスタＰ241 のコレクタ側に流れ、サンプリング用電流Ｉｓとして第２の電流源部２３の第１電流源２３ａに供給される。このとき、トランジスタＰ242 側のホールド用電流Ｉｓは０である。
したがって、第２の電流源部２３において、第１電流源２３ａのトランジスタＱ231 とＱ232 からなるカレントミラー回路に電流Ｉｓが折り返されて、信号転送部２１のトランジスタＱ211 ，Ｑ212 からなる差動回路に流れ、これにより、信号転送部２１が動作状態（オン状態）になる。
信号転送部２１においては、トランジスタＰ211 ，Ｐ212 によりカレントミラー回路が構成されていることから、トランジスタＱ211 ，Ｑ212 のエミッタ電流は等しくなり、それぞれのエミッタ電位も等しくなる。よって、入力端子ＴINに入力された１ＶP-P 程度の信号ＳINは出力端子ＴOUT に等価的に転送される。すなわち、サンプルホールド回路２０はサンプリング状態となる。
【００２４】
一方、ホールド時は、サンプルホールドクロック信号ＳＨＣＬＫが設定電圧Ｖｔｈよい高いレベル（ＳＨＣＬＫ電圧＞Ｖｔｈ）でトランジスタＰ241 のベースに供給される。これにより、トランジスタＰ241 がオフ状態、トランジスタＰ242 がオン状態となって、第１電流源部２２による電流Ｉ22は全てトランジスタＰ242 のコレクタ側に流れ、ホールド用電流Ｉｈとして第２の電流源部２３の第２電流源２３ｂに供給される。このとき、トランジスタＰ241 側のサンプリング用電流Ｉｓは０である。
サンプリング用電流Ｉｓが０になったことに伴い、信号転送部２１の差動回路を構成するトランジスタＱ211 ，Ｑ212 に流れる電流は０となり、差動回路は非動作状態（オフ状態）になる。その結果、入力端子ＴINへの信号ＳINは、出力端子ＴOUT に転送されなくなる。このとき、ホールド用キャパシタＣH には、オフ状態となる直前の差動回路がオンしていた時の電圧を維持する電荷が蓄積されたままになる。すなわち、サンプルホールド回路２０はホールド状態となる。
なお、サンプリング状態からホールド状態への切り換え時には、第２の電流源部２３の第２電流源２３ｂを構成するトランジスタＱ233 ，Ｑ234 によりカレントミラー回路により電流Ｉｈが折り返されて信号転送部２１のトランジスタＰ212 のエミッタ側の電流が第２電流源２３ｂ側に供給される。これにより、サンプリング状態からホールド状態への切り換えが高速に行われる。
【００２５】
次に、本サンプルホールド回路２０の入力ダイナミックレンジについて考察する。
図２の回路における入力端子ＴINから見た入力ダイナミックレンジＤR は次式で与えられる。
【数１】
ＤR ＝（Ｈｉ１）−（Ｌｏ１） …（１）
【００２６】
ここで、Ｈｉ１は入力ダイナミックレンジの上限、Ｌｏ１は下限を表しており、それぞれ次式で与えられる。
【数２】
(Hi1) =VCC- (VR211+VP211(BE) +V Q211(CE,sat) ) +V Q211(BE)…（２）
【数３】
(Lo1) =VR232+VQ232(CE,sat) + VQ211(BE) …（３）
【００２７】
上限Ｈｉ１は、電源電圧ＶCCから、抵抗素子Ｒ211 の端子間電圧 VR211、トランジスタＰ211 のベース〜エミッタ電圧V P211(BE)、トランジスタＱ211 のコレクタ〜エミッタ・サチュレイション電圧 VQ211(CE,sat)を引き、トランジスタＱ211 のベース〜エミッタ電圧 VQ211(BE)を加えた値に相当する。
電圧値 VR211，V P211(BE)，V Q211(CE,sat)，V Q211(BE)は、トランジスタの特性上、決まっているため、上記（２）式から上限Ｈｉ１は電源電圧ＶCCの変動に比例することがわかる。
【００２８】
下限Ｌｏ１については、図３に示す従来の回路では、スイッチ部が介在しており、Ｖｔｈが仕様上決められた値であるため、Ｖｔｈで決まり、制限される。
これに対して、本回路では、信号転送部２１にはスイッチ部２４が電源電圧ＶCCの供給ラインと接地ラインとの間に縦続接続されていないことから、下限Ｌｏ１はＶｔｈで決まらなくなり、抵抗素子Ｒ232 の端子間電圧 VR232、トランジスタＱ232 のコレクタ〜エミッタ・サチュレーション電圧 VQ232(CE,sat)、トランジスタＱ211 のベース〜エミッタ電圧 VQ211(BE)の和になる。
なお、出力ダイナミックレンジも信号転送部回路構成が差動で左右対称であるため、入力ダイナミックレンジと同じになる。
【００２９】
ここで従来回路と発明回路の信号のダイナミクレンジ差について考察する。
上限については両者の差は０となり、従来と発明サンプルホールド回路のダイナミックレンジ差は、従来回路の下限Ｌｏ２と本回路の下限Ｌｏ１の差分になる。
ここで、図３に示す従来回路１０の信号転送部１１も本回路２０の信号転送部２１と同様の構成で、トランジスタＱ211 に相当するトランジスタＱ211Cを有し、電流源部１３も抵抗素子Ｒ232 と同様の特性の抵抗素子Ｒ232Cを用い、かつ、スイッチ部のＶｔｈが供給される差動スイッチをｎｐｎ型のトランジスタＱ241Cを用いたとした場合、下限の差分は次式で与えられる。
なお、特性上、トランジスタＱ241Cのコレクタ〜エミッタ・サチュレーション電圧 VQ241C(CE,sat) =VQ232(CE,sat) ,トランジスタＱ211 のベース〜エミッタ電圧 VQ211C(BE) =VQ211(BE)となり、さらに、抵抗素子Ｒ232Cの端子電圧 VR232C = V R232となる。
【００３０】
【数４】
となり、従来のサンプルホールド回路の決められた定数Ｖｔｈ（ただし、従来回路が正常に動作するＶｔｈの許容範囲(Vth(h)<Vth<Vth(l)) 内で）に対して、同一電源電圧の条件下で、発明回路は、Vth-(VQ241C(BE) +VR232C ) 分、すなわち、従来回路での定数Ｖｔｈから、トンラジスタのベース〜エミッタ電圧と、エミッター抵抗電圧を引いた電圧分広くダイナミックレンジを確保できることになる。
このことは、逆に、電源電圧をVth-(VQ241C(BE) +VR232C ) 下げても、従来回路と同等の入出力ダイナミックレンジを確保できることを意味し、発明のサンプリングホールド回路は、低電圧動作可能な回路であるといえる。
【００３１】
また、従来回路と本回路との消費電力を比較した結果、本回路は従来回路より４０％程度の消費電力を低減できた。
また、本サンプルホールド回路２０は、従来より高速化を図ることができる。
【００３２】
以上説明したように、本実施形態によれば、電源電圧ＶCCの供給ライン（第１の電源ライン）と接地ライン（第２の電源ライン）との間に、電源電圧ＶCCの供給ラインに接続された信号転送部２１と接地ＧＮＤに接続された第２の電流源部２３とを縦続接続し、同様に、電源電圧ＶCCの供給ラインと接地ラインとの間に、電源電圧ＶCCの供給ラインに接続された第１の電流源部２２と接地ＧＮＤに接続されたスイッチ部２４とを縦続接続し、第２の電流源部２３はスイッチ部２４によって切換供給される第１の電流源部２１による電流で作動状態を制御するようにしたので、電源電圧ＶCCの供給ラインと接地ラインとの間には、２つの回路ブロックのみが縦続接続されることになり、たとえばＣＣＤイメージャーからの信号のダイナミックレンジ仕様を損ねることなく低電圧動作を実現できる利点がある。
【００３３】
【発明の効果】
以上説明したように、本発明によれば、信号のダイナミックレンジを損ねることなく低電圧動作可能なサンプルホールド回路を実現できる。
また、サンプルホールド回路の高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明に係るサンプルホールド回路の一実施形態を示すブロック図である。
【図２】図１のサンプルホールド回路の具体的な構成例を示す回路図である。
【図３】従来のサンプルホールド回路の構成例を示すブロック図である。
【符号の説明】
２０…サンプルホールド回路、２１…信号転送部、２２…第１の電流源部、２３…第２の電流源部、２３ａ…第１電流源、２３ｂ…第２電流源、２４…スイッチ部、２５…定電圧源、２６…信号源、２７…第１の電源。
【発明の属する技術分野】
本発明は、たとえばＣＣＤビデオカメラ用ヘッドアンプＩＣ等に適用されるサンプルホールド回路に関するものである。
【０００２】
【従来の技術】
一般に、ＣＣＤカメラ用サンプルホールド回路は、高速性能が必要なため、バッファ型のアンプを使用している。
【０００３】
図３は、従来のこの種のサンプルホールド回路の構成例を示すブロック図である。
このサンプルホールド回路１０は、図３に示すように、たとえばＣＣＤイメージャーからの１ＶP-P 程度の入力信号ＳINをサンプリング時に入力端子ＴINから出力端子ＴOUT に転送し、ホールド時に入力端子ＴINに入力された信号ＳINを遮断し出力端子ＴOUT に接続されたホールド用キャパシタＣH に蓄えられた電荷に基づく電位を保持する信号転送部１１、信号転送部１１の動作を制御するためのスイッチ部１２、および動作制御用の電流を供給する電流源部１３を有しており、電源電圧ＶCCの供給ラインと接地ライン（ＧＮＤ）との間に、電源電圧ＶCCの供給ライン側から、信号転送部１１、スイッチ部１２、電流源部１３を縦続接続して構成されている。
なお、図３において、１４はスレッショルド用設定電圧Ｖｔｈ用の定電圧源、１５はサンプルホールドクロック信号ＳＨＣＬＫの信号源をそれぞれ示している。
【０００４】
このような構成におけるサンプル動作とホールド動作のスイッチングは、スイッチ部１２でおいて、スレッショルド用設定電圧Ｖthとサンプルホールドクロック信号ＳＨＣＬＫとの比較結果に応じて高速に行われる。
【０００５】
【発明が解決しようとする課題】
ところで、図３のサンプルホールド回路は、上述したように、電源電圧ＶCCの供給ラインと接地ライン（ＧＮＤ）との間に、電源電圧ＶCCの供給ライン側から、信号転送部１１、スイッチ部１２、電流源部１３を縦続接続してあることから、その入出力ダイナミックレンジは、電源電圧から信号転送部１１、スイッチ部１２、電流源部１３の３ブロックを構成する素子の最低必要電圧（以下、構成電圧という）を引いた値になる。
すなわち、回路の入出力ダイナミックレンジは、電源電圧ＶCC−｛（信号転送部構成電圧）＋（スイッチ部構成電圧）＋（電流源部構成電圧）｝で決まっている。
【０００６】
したがって、近年の低電圧下の要求に応じて、５Ｖであった電源電圧をたとえば３Ｖあるいはそれ以下に下げると、上述したサンプルホールド回路では、スイッチ部１２のスレッショルド用設定電圧（Ｖｔｈ）がいわゆるリミッタになり、信号転送部１１での信号のロー領域が設定電圧Ｖｔｈにより制限され、電源電圧ＶCCを下げると下がった分だけ、信号の入出力ダイナミックレンジが狭くなる。
【０００７】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、信号のダイナミックレンジ仕様を損ねることなく低電圧動作可能なサンプルホールド回路を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明のサンプルホールド回路は、ホールド用容量素子と、第１の電源に接続され、サンプリング時には電流源による電流を受けて作動状態となり入力端子に入力した信号を上記容量素子に接続された出力端子に転送し、ホールド時には当該入力信号を遮断して上記容量素子に蓄えられた電荷に基づく電位を保持する信号転送部と、第１の電源に接続された第１の電流源部と、上記信号転送部と第２の電源との間に接続され、上記第１の電流源部からの電流を受けたときに電流源として機能する第２の電流源部と、設定電圧とサンプルホールドクロック信号とを比較してサンプルホールドクロック信号のサンプル用クロックを検出し、当該サンプル用クロックを検出したときのみ、上記第１の電流源部による電流を上記第２の電流源部に供給するスイッチ部とを有する。
【０００９】
また、本発明のサンプルホールド回路は、ホールド用容量素子と、第１の電源に接続されたカレントミラー回路と、当該カレントミラー回路に接続され、一方の端子が入力端子に接続され、他の端子が出力端子に接続された差動回路とを有し、サンプリング時には電流源による電流を受けて上記差動回路が作動状態となり入力端子に入力した信号を上記容量素子に接続された出力端子に転送し、ホールド時には当該入力信号を遮断して上記容量素子に蓄えられた電荷に基づく電位を保持する信号転送部と、第１の電源に接続された第１の電流源部と、上記信号転送部と第２の電源との間に接続され、サンプル用電流を受けたときに当該サンプル用電流を上記信号転送部の差動回路に供給する第１電流源と、ホールド用電流を受けたときには上記信号転送部のカレントミラー回路への電流供給を遮断させる第２電流源とを有する第２の電流源部と、設定電圧とサンプルホールドクロック信号とを比較してサンプルホールドクロック信号のサンプル用クロックを検出し、当該サンプル用クロックの検出期間には上記第１の電流源部による電流を上記サンプリング用電流として、その他の期間には上記ホールド用電流として上記第２の電流源部に供給するスイッチ部とを有する。
【００１０】
本発明のサンプルホールド回路によれば、第１の電源たとえば電源電圧源と第２の電源、たとえば接地との間には、信号転送部と第２の電流源部との２つの回路ブロックのみ縦続接続されることになることから、スイッチ部への設定電圧に制約を受けることがなく、従来のサンプルホールド回路に対し、入出力ダイナミックレンジを広げることが可能になる。
【００１１】
【発明の実施の形態】
図１は、本発明に係るサンプルホールド回路の一実施形態を示すブロック図である。
本サンプルホールド回路２０は、図１に示すように、ホールド用キャパシタＣH 、信号転送部２１、第１の電流源部２２、第２の電流源部２３、スイッチ部２４、スレッショルド用設定電圧Ｖｔｈ用の定電圧源２５、サンプルホールドクロック信号ＳＨＣＬＫの信号源２６により構成されている。
【００１２】
信号転送部２１は、サンプリング時には第２の電流源部２３による電流Ｉｓを受けて作動状態となり入力端子ＴINに入力した信号ＳINをキャパシタＣH に接続された出力端子ＴOUT に転送し、ホールド時には第２の電流源部２３による電流Ｉｓの供給が停止されるとともに電流Ｉｈを受けて非作動状態となり入力信号を遮断してキャパシタＣH に蓄えられた電荷に基づく電位を保持する。
【００１３】
第１の電流源部２２は、定電流Ｉ22をスイッチ部２４に供給する。
第２の電流源部２３は、第１電流源および第２電流源を備え、サンプリング時にスイッチ部２４から供給される電流Ｉｓを受けると第１電流源が作動状態となって信号転送部２１に動作電流Ｉｓを供給し、ホールド時にスイッチ部２４から供給される電流Ｉｈを受けると第２電流源が作動状態となって信号転送部２１に電流Ｉｈを供給する。
【００１４】
スイッチ部２４は、設定電圧Ｖｔｈとサンプルホールドクロック信号ＳＨＣＬＫとを比較して、サンプルホールドクロック信号ＳＨＣＬＫがローレベルで設定電圧Ｖｔｈより低い場合は電流Ｉｓを第２の電流源部２３に供給し、ハイレベルで設定電圧Ｖｔｈ以上の場合は電流Ｉｈを第２の電流源部２３に供給する。
【００１５】
本実施形態では、電源電圧ＶCCの供給ライン（第１の電源ライン）と接地ライン（第２の電源ライン）との間に、電源電圧ＶCCの供給ラインに接続された信号転送部２１と接地ＧＮＤに接続された第２の電流源部２３とが縦続接続されている。同様に、電源電圧Ｖ CC の供給ラインと接地ラインとの間に、電源電圧ＶCCの供給ラインに接続された第１の電流源部２２と接地ＧＮＤに接続されたスイッチ部２４とが縦続接続されている。そして、第２の電流源部２３は、後述するように、スイッチ部２４により作動状態が制御される。
すなわち、本実施形態のサンプルホールド回路２０は、電源電圧ＶCCの供給ラインと接地ラインとの間には、２つの回路ブロックのみが縦続接続されており、これにより、低電源電圧、たとえば３Ｖ下においても信号のダイナミックレンジを損ねることなく安定な動作を実現している。
【００１６】
以下、具体的な回路例に基づいて、本サンプルホールド回路２０の動作および低電源電圧下でも信号のダイナミックレンジを損ねることなく安定に動作することを順を追って説明する。
【００１７】
図２は、図１のサンプルホールド回路２０の具体的な構成例を示す回路図である。
図２に示すように、信号転送部２１は抵抗素子Ｒ211 ，Ｒ212 、ｐｎｐ型トランジスタＰ211 ，Ｐ212 、およびｎｐｎ型トランジスタＱ211 ，Ｑ212 により構成されている。同様に、第１の電流源部２２は抵抗素子Ｒ221 ，Ｒ222 、ｐｎｐ型トランジスタＰ221 ，Ｐ222 、および電流源Ｉ221 により構成され、第２の電流源部２３は抵抗素子Ｒ231 ，Ｒ232 ，Ｒ233 、ｎｐｎ型トランジスタＱ231 ，Ｑ232 ，Ｑ233 ，Ｑ234 により構成され、スイッチ部２４はｐｎｐ型トランジスタＰ241 ，Ｐ242 により構成されている。また、２７は第１の電源としてのＶCC用電源を示している。
【００１８】
信号転送部２１においては、トランジスタＰ211 のエミッタが抵抗素子Ｒ211 を介して電源電圧ＶCCの供給ラインに接続され、コレクタがベースおよびトランジスタＱ211 のコレクタに接続され、コレクタとベースの接続点がトランジスタＰ212 のベースに接続されている。トランジスタＰ212 のエミッタは抵抗素子Ｒ212 を介して電源電圧ＶCCの供給ラインに接続され、コレクタがトランジスタＱ212 のコレクタおよびベースに接続されている。これらトランジスタＰ211 ，Ｐ212 によりカレントミラー回路が構成されている。
また、トランジスタＰ212 のエミッタと抵抗素子Ｒ212 との接続点が第２の電流源部２３のトランジスタＱ233 のコレクタに接続され、トランジスタＱ211 のベースが入力端子ＴINに接続され、トランジスタＱ212 のベースが出力端子ＴOUT に接続され、出力端子ＴOUT と接地間にホールド用キャパシタＧH が接続されている。そして、トランジスタＱ211 とＱ212 のエミッタ同士が接続され、その接続点が第２の電流源部２３のトランジスタＱ232 のコレクタに接続されている。
【００１９】
第１の電流源部２２においては、トランジスタＰ221 のエミッタが抵抗素子Ｒ221 を介して電源電圧ＶCCの供給ラインに接続され、コレクタがベースおよび電流源Ｉ221 に接続され、コレクタとベースの接続点がトランジスタＰ222 のベースに接続されている。トランジスタＰ222 のエミッタは抵抗素子Ｒ222 を介して電源電圧ＶCCの供給ラインに接続され、コレクタがスイッチ部２４のトランジスタＰ241 およびＰ242 のエミッタに接続されている。これらトランジスタＰ221 ，Ｐ222 によりカレントミラー回路が構成されている。
【００２０】
第２の電流源部２３においては、トランジスタＱ231 のエミッタが抵抗素子Ｒ231 を介して接地され、コレクタがベースおよびスイッチ部２４のトランジスタＰ241 のコレクタに接続されている。トランジスタＱ231 のコレクタとベースの接続点がトランジスタＱ232 のベースに接続され、トランジスタＱ232 のエミッタがトランジスタＱ233 のエミッタに接続され、このエミッタ同士の接続点は抵抗素子Ｒ232 を介して接地されている。トランジスタＱ234 のエミッタが抵抗素子Ｒ233 を介して接地され、コレクタがベースおよびスイッチ部２４のトランジスタＰ242 のコレクタに接続されている。そして、トランジスタＱ234 のコレクタとベースの接続点がトランジスタＱ233 のベースに接続されている。
トランジスタＱ231 とＱ232 からなるカレントミラー回路により第１電流源２３ａが構成され、トランジスタＱ233 とＱ234 からなるカレントミラー回路により第２電流源２３ｂが構成されている。
【００２１】
スイッチ部２４においては、トランジスタＰ241 のベースがサンプルホールドクロック信号ＳＨＣＬＫの信号源２６に接続され、トランジスタＰ242 のベースがスレッショルド用設定電圧Ｖｔｈ用の定電圧源２５に接続され、エミッタ同士が接続されたトランジスタＰ241 ，Ｐ242 により差動スイッチが構成されている。
スイッチ部２４では、設定電圧Ｖｔｈよりサンプルホールドクロック信号ＳＨＣＬＫのレベルが低い場合にはトランジスタＰ241 がオン状態となってサンプリング用電流Ｉｓを、高い場合にはトランジスタＰ242 がオン状態となってホールド用電流Ｉｈを第２の電流源部２３に供給する。
【００２２】
次に、上記構成による動作を説明する。
このサンプルホールド回路２０では、第１の電流源部２２から定常的に定電流Ｉ22がスイッチ部２４に供給される。
スイッチ部２４では、設定電圧Ｖｔｈとサンプルホールドクロック信号ＳＨＣＬＫとのレベル比較が行われる。
【００２３】
サンプリング時は、サンプルホールドクロック信号ＳＨＣＬＫが設定電圧Ｖｔｈよい低いレベル（ＳＨＣＬＫ電圧＜Ｖｔｈ）でトランジスタＰ241 のベースに供給される。これにより、トランジスタＰ241 がオン状態となって、第１電流源部２２による電流Ｉ22は全てトランジスタＰ241 のコレクタ側に流れ、サンプリング用電流Ｉｓとして第２の電流源部２３の第１電流源２３ａに供給される。このとき、トランジスタＰ242 側のホールド用電流Ｉｓは０である。
したがって、第２の電流源部２３において、第１電流源２３ａのトランジスタＱ231 とＱ232 からなるカレントミラー回路に電流Ｉｓが折り返されて、信号転送部２１のトランジスタＱ211 ，Ｑ212 からなる差動回路に流れ、これにより、信号転送部２１が動作状態（オン状態）になる。
信号転送部２１においては、トランジスタＰ211 ，Ｐ212 によりカレントミラー回路が構成されていることから、トランジスタＱ211 ，Ｑ212 のエミッタ電流は等しくなり、それぞれのエミッタ電位も等しくなる。よって、入力端子ＴINに入力された１ＶP-P 程度の信号ＳINは出力端子ＴOUT に等価的に転送される。すなわち、サンプルホールド回路２０はサンプリング状態となる。
【００２４】
一方、ホールド時は、サンプルホールドクロック信号ＳＨＣＬＫが設定電圧Ｖｔｈよい高いレベル（ＳＨＣＬＫ電圧＞Ｖｔｈ）でトランジスタＰ241 のベースに供給される。これにより、トランジスタＰ241 がオフ状態、トランジスタＰ242 がオン状態となって、第１電流源部２２による電流Ｉ22は全てトランジスタＰ242 のコレクタ側に流れ、ホールド用電流Ｉｈとして第２の電流源部２３の第２電流源２３ｂに供給される。このとき、トランジスタＰ241 側のサンプリング用電流Ｉｓは０である。
サンプリング用電流Ｉｓが０になったことに伴い、信号転送部２１の差動回路を構成するトランジスタＱ211 ，Ｑ212 に流れる電流は０となり、差動回路は非動作状態（オフ状態）になる。その結果、入力端子ＴINへの信号ＳINは、出力端子ＴOUT に転送されなくなる。このとき、ホールド用キャパシタＣH には、オフ状態となる直前の差動回路がオンしていた時の電圧を維持する電荷が蓄積されたままになる。すなわち、サンプルホールド回路２０はホールド状態となる。
なお、サンプリング状態からホールド状態への切り換え時には、第２の電流源部２３の第２電流源２３ｂを構成するトランジスタＱ233 ，Ｑ234 によりカレントミラー回路により電流Ｉｈが折り返されて信号転送部２１のトランジスタＰ212 のエミッタ側の電流が第２電流源２３ｂ側に供給される。これにより、サンプリング状態からホールド状態への切り換えが高速に行われる。
【００２５】
次に、本サンプルホールド回路２０の入力ダイナミックレンジについて考察する。
図２の回路における入力端子ＴINから見た入力ダイナミックレンジＤR は次式で与えられる。
【数１】
ＤR ＝（Ｈｉ１）−（Ｌｏ１） …（１）
【００２６】
ここで、Ｈｉ１は入力ダイナミックレンジの上限、Ｌｏ１は下限を表しており、それぞれ次式で与えられる。
【数２】
(Hi1) =VCC- (VR211+VP211(BE) +V Q211(CE,sat) ) +V Q211(BE)…（２）
【数３】
(Lo1) =VR232+VQ232(CE,sat) + VQ211(BE) …（３）
【００２７】
上限Ｈｉ１は、電源電圧ＶCCから、抵抗素子Ｒ211 の端子間電圧 VR211、トランジスタＰ211 のベース〜エミッタ電圧V P211(BE)、トランジスタＱ211 のコレクタ〜エミッタ・サチュレイション電圧 VQ211(CE,sat)を引き、トランジスタＱ211 のベース〜エミッタ電圧 VQ211(BE)を加えた値に相当する。
電圧値 VR211，V P211(BE)，V Q211(CE,sat)，V Q211(BE)は、トランジスタの特性上、決まっているため、上記（２）式から上限Ｈｉ１は電源電圧ＶCCの変動に比例することがわかる。
【００２８】
下限Ｌｏ１については、図３に示す従来の回路では、スイッチ部が介在しており、Ｖｔｈが仕様上決められた値であるため、Ｖｔｈで決まり、制限される。
これに対して、本回路では、信号転送部２１にはスイッチ部２４が電源電圧ＶCCの供給ラインと接地ラインとの間に縦続接続されていないことから、下限Ｌｏ１はＶｔｈで決まらなくなり、抵抗素子Ｒ232 の端子間電圧 VR232、トランジスタＱ232 のコレクタ〜エミッタ・サチュレーション電圧 VQ232(CE,sat)、トランジスタＱ211 のベース〜エミッタ電圧 VQ211(BE)の和になる。
なお、出力ダイナミックレンジも信号転送部回路構成が差動で左右対称であるため、入力ダイナミックレンジと同じになる。
【００２９】
ここで従来回路と発明回路の信号のダイナミクレンジ差について考察する。
上限については両者の差は０となり、従来と発明サンプルホールド回路のダイナミックレンジ差は、従来回路の下限Ｌｏ２と本回路の下限Ｌｏ１の差分になる。
ここで、図３に示す従来回路１０の信号転送部１１も本回路２０の信号転送部２１と同様の構成で、トランジスタＱ211 に相当するトランジスタＱ211Cを有し、電流源部１３も抵抗素子Ｒ232 と同様の特性の抵抗素子Ｒ232Cを用い、かつ、スイッチ部のＶｔｈが供給される差動スイッチをｎｐｎ型のトランジスタＱ241Cを用いたとした場合、下限の差分は次式で与えられる。
なお、特性上、トランジスタＱ241Cのコレクタ〜エミッタ・サチュレーション電圧 VQ241C(CE,sat) =VQ232(CE,sat) ,トランジスタＱ211 のベース〜エミッタ電圧 VQ211C(BE) =VQ211(BE)となり、さらに、抵抗素子Ｒ232Cの端子電圧 VR232C = V R232となる。
【００３０】
【数４】
このことは、逆に、電源電圧をVth-(VQ241C(BE) +VR232C ) 下げても、従来回路と同等の入出力ダイナミックレンジを確保できることを意味し、発明のサンプリングホールド回路は、低電圧動作可能な回路であるといえる。
【００３１】
また、従来回路と本回路との消費電力を比較した結果、本回路は従来回路より４０％程度の消費電力を低減できた。
また、本サンプルホールド回路２０は、従来より高速化を図ることができる。
【００３２】
以上説明したように、本実施形態によれば、電源電圧ＶCCの供給ライン（第１の電源ライン）と接地ライン（第２の電源ライン）との間に、電源電圧ＶCCの供給ラインに接続された信号転送部２１と接地ＧＮＤに接続された第２の電流源部２３とを縦続接続し、同様に、電源電圧ＶCCの供給ラインと接地ラインとの間に、電源電圧ＶCCの供給ラインに接続された第１の電流源部２２と接地ＧＮＤに接続されたスイッチ部２４とを縦続接続し、第２の電流源部２３はスイッチ部２４によって切換供給される第１の電流源部２１による電流で作動状態を制御するようにしたので、電源電圧ＶCCの供給ラインと接地ラインとの間には、２つの回路ブロックのみが縦続接続されることになり、たとえばＣＣＤイメージャーからの信号のダイナミックレンジ仕様を損ねることなく低電圧動作を実現できる利点がある。
【００３３】
【発明の効果】
以上説明したように、本発明によれば、信号のダイナミックレンジを損ねることなく低電圧動作可能なサンプルホールド回路を実現できる。
また、サンプルホールド回路の高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明に係るサンプルホールド回路の一実施形態を示すブロック図である。
【図２】図１のサンプルホールド回路の具体的な構成例を示す回路図である。
【図３】従来のサンプルホールド回路の構成例を示すブロック図である。
【符号の説明】
２０…サンプルホールド回路、２１…信号転送部、２２…第１の電流源部、２３…第２の電流源部、２３ａ…第１電流源、２３ｂ…第２電流源、２４…スイッチ部、２５…定電圧源、２６…信号源、２７…第１の電源。
Claims (1)
- ホールド用容量素子と、
第１の電源に接続されたカレントミラー回路と、当該カレントミラー回路に接続され、一方の端子が入力端子に接続され、他の端子が出力端子に接続された差動回路とを有し、サンプリング時には電流源による電流を受けて上記差動回路が作動状態となり入力端子に入力した信号を上記容量素子に接続された出力端子に転送し、ホールド時には当該入力信号を遮断して上記容量素子に蓄えられた電荷に基づく電位を保持する信号転送部と、
第１の電源に接続された第１の電流源部と、
上記信号転送部と第２の電源との間に接続され、サンプル用電流を受けたときに当該サンプル用電流を上記信号転送部の差動回路に供給する第１電流源と、ホールド用電流を受けたときには上記信号転送部のカレントミラー回路への電流供給を遮断させる第２電流源とを有する第２の電流源部と、
設定電圧とサンプルホールドクロック信号とを比較してサンプルホールドクロック信号のサンプル用クロックを検出し、当該サンプル用クロックの検出期間には上記第１の電流源部による電流を上記サンプリング用電流として、その他の期間には上記ホールド用電流として上記第２の電流源部に供給するスイッチ部と
を有するサンプルホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10982196A JP3843481B2 (ja) | 1996-04-30 | 1996-04-30 | サンプルホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP10982196A JP3843481B2 (ja) | 1996-04-30 | 1996-04-30 | サンプルホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09298000A JPH09298000A (ja) | 1997-11-18 |
| JP3843481B2 true JP3843481B2 (ja) | 2006-11-08 |
Family
ID=14520066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (1)
| Country | Link |
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|---|---|---|---|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
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