KR0132777B1 - 스위치-모드 전원 회로 - Google Patents

스위치-모드 전원 회로

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KR0132777B1
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아드리아누스 마리아 마리누스 안토니우스
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이반 밀러 레르너
필립스 일렉트로닉스 엔. 브이
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Abstract

DC 입력 전압을 DC 출력 전압으로 전환시키며, 입력 전압 단자간에 결합된 제어 가능한 전원 스위치 및 유도 소자의 직렬 장치와, 전원 스위치를 교대로 도전 및 비-도전하기 위한 제어 수단 및, 유효 출력 전압을 형성하기 위해 상기 유도 소자에 결합된 정류기와, 스위치 및 정류기에 전류가 흐르지 않는 시간 기간에 전압 발진이 나타나는 공진 회로의 일부분을 형성하도록 결합된 상기 유도 소자 및 캐패시티 및, 공진 회로에 나타난 발진을 인터럽트하기 위한 수단을 포함하는 스위치 모드 전원 회로, 상기 회로는 유도 소자 양단의 전압 또는 캐패시터를 통하는 전류가 실제로 제로인 순간에 발진을 인터럽트하기 위한 수단을 더 포함한다. 이에 따라, 상기 회로에서의 전력 소비가 감소하거나 상기 회로가 동기된다.

Description

스위치-모드 전원 회로
제1도는 본 발명에 따른 회로의 제1실시예의 회로도.
제2a도 및 제2b도는 제1실시예에서 발생한 파형도.
제3도는 본 발명에 따른 회로의 제2실시예의 회로도.
제4a도 및 제4b도는 제2실시예에서 발생한 파형도.
제5a도 및 제5b도는 입력전압 및/또는 부하의 변동의 경우에 회로의 제1실시예에서 발생한 파형도.
제6도는 제1도의 원리에 따른 회로의 실시예의 보다 상세한 회로도.
제7a도, 제7b도, 제7c도 및 제7d도는 제6도의 회로에서 발생한 파형도.
제8도는 본 발명에 따른 회로의 제3실시예의 회로도.
* 도면의 주요부분에 대한 부호의 설명
L : 인덕턴스 Tr : NPN전원 스위칭 트랜지스터
Vi : DC입력 전압원 D : 정류기
C : 캐패시터 Co : 평활화 캐패시터
본 발명은 DC입력 전압을 DC출력 전압으로 전환시키며, 입력 전압단자간에 결합된 제어 가능한 전원 스위치 및 유도 소자의 직렬 장치와; 전원 스위치를 교대로 도전 및 비-도전하기 위한 제어 수단 및, 유효 출력 전압을 형성하기 위해 상기 유도 소자에 결합된 정류기를 포함하는 스위치 모드 전원회로(switched-mode power supply circuit)에 관한 것인데, 상기 회로에 결합된 상기 유도 소자 및 캐패시터는 스위치 및 정류기에 전류가 흐르지 않는 시간 기간에 공진 회로의 일부분을 형성하며, 상기 공진 회로에서 전압 발진이 나타난다.
공진회로를 포함하는 상기 스위치 모드 전원 회로는 공지 되었다. 이러한 회로에 대한 예가 본 출원인의 이름으로 출원된 네덜란드왕국 특허출원서 제 8502339호 (PHN 11,470)에 묘사되었다. 예를 들어, 제어 가능한 스위치에 인가된 제어신호의 주파수가 출력전압의 함수로서 제어되기 때문에, 상기 출력전압에 연결된 입력전압의 가능한 변화 및/또는 상기 출력 전압에 연결된 부하의 가능한 변화에도 불구하고 상기 출력 전압이 실제로 일정하게 유지될 수있다. 제어 신호는 발진기로부터 발원될 수도 있거나 또는, 상이한 방식으로, 상기회로가 자기-발진할 수도 있다.
본 발명에 따라, 전술된 형태의 전원 회로는 유도 소자양단의 전압 또는 캐패시터를 통하는 전류가 실제로 제로인 순간에 공진 회로에 나타난 발진을 인터럽트하기 위한 수단을 포함하는 것을 특징으로 한다.
상기 조치에 기인하여, 상기 발진은 고 신호 레벨에서, 즉, 인덕턴스를 통한 전류나 또는 캐패시터 양단의 전압과 그로인한 관련 소자에 저장된 에너지가 극단 값을 갖는 순간에 인터럽트된다. 상기 인터럽트동안 이들 다수는 대략 자신의 극단 값을 유지하며, 그후 상기 발진이 상기 값에서 다시 시작된다. 또다른 설명으로부터 알 수 있듯이, 상기 인터럽션은 다수의 잇점을 갖는다. 예를 들어, 사정이 달랐더라면 발생할 수도 있는 자유로운 발진이 제거될 수있으며, 따라서 상기 회로에 의해 낭비된 에너지가 감소된다. 발진을 인터럽트하기 위한 수단이 동기화 수단일 수도 있으며, 인터럽션의 잇따른 최종 순간은 시간에 대해 주기적으로 정해진다. 상기 방식으로 상기 회로는 항상 동일 주파수에서 동작하는데, 이것이 바람직할 수도 있다. 따라서, 한 실시예에서, 상기 회로가 이들 수단에 의해 동기화될 수 있고 동시에, 자유로운 발진이 발생하지 않고 전원 스위치를 턴온하므로 낭비되는 에너지가 상기 특허 출원서에 설명된 바와 같은 방식으로 감소될 수 있다.
다른 실시예에서, 상기 회로가 불연속 모드에서 동작하는 DC플라이백 변환기(DC flyback converter)이며, 따라서 상기 회로에서 인터럽션의 발생동안 인덕턴스를 통한 전류가 제로가 되어 본 발명에 따른 인터럽션에 기인한 턴-온 손실이 감소되고 동시에, 상기 회로는 또다른 공지된 방식으로 동기화 된다.
본 발명이 화상 디스플레이 장치에 사용되면, 상기 회로는 상기 순간이 화상 디스플레이 장치에 작용하는 라인 편향신호와 동일한 주파수나 또는 상기 주파수의 배가 주파수에서 서로의 뒤를 잇는 것을 특징으로 한다. 결과로서, 상기 회로의 다양한 스위칭 소자를 스위칭하므로 야기되는 교란이 라인 편향에 관하여 고정된다. 교란이 디스플레이 스크린상에 나타나면, 이것은 별 문제가 되지 않는다.
본 발명에 따른 회로는 유도 소자 양단의 전압이 실제로 제로가 되는 순간 및 상기 순간후에 발진을 인터럽트하기 위한 수단이 유도 소자 양단의 전압을 실제로 제로로 유지하기 위한 클램핑 회로를 구성할 수 있는 것을 특징으로 한다. 상기 조치는 인터럽션동안 캐패시터 양단의 전압이 실제로 변화하지 않는 것을 보장한다. 되도록, 클램핑 회로는 제2스위치와 직렬로 배열되는 양방향성 전류-전도 소자를 포함하는데, 상기 형성된 직렬 장치가 유도 소자에 병렬로 배열되어진다. 상기는 어떠한 전압 단계도 일어나지 않기 때문에, 인터럽션이 캐패시터에 대해 안전한 정확한 순간에 시작되는 것을 보장한다.
또다른 실시예에서 상기 회로는 전류가 실제로 제로인 순간에 발진을 인터럽트하기 위한 수단이 캐패시터의 전류 경로를 인터럽트하기 위해 캐패시터와 직렬로 배열된 제2의 제어 가능한 스위치를 포함하는 것을 특징으로 한다. 그러나, 유도 소자 양단의 캐패시턴스가 공진 회로의 캐패시터의 캐패시턴스에 비해 작다면, 이러한 실시예만이 실제로 실현될 수 있다.
이제 본 발명은 예로, 첨부한 도면과 관련하여 보다 상세히 설명할 것이다.
제1도의 전원 회로는 인덕턴스(L)에 결합된 콜렉터와 그라운드에 결합된 에미터를 가진 NPN전원 스위칭 트랜지스터(Tr)의 형태인 제어 가능한 전원 스위치를 포함한다. 상기 소자(L)의 다른끝이 DC입력 전압원(Vi)의 포지티브 레일에 결합되고 상기 전압원의 네거티브 레일이 그라운드에 결합되는데 상기소자(L)은 예를 들어, 메인 정류기이다. 정류기(D)의 애노드와, 다이오드(DI)의 애노드 및 캐패시터(C)도 트랜지스터(Tr)의 콜렉터에 또한 결합된다. 제2의 제어 가능한 스위치(S)가 다이오드(DI)의 캐소드와 상기 포지티브 레일간에 배치되고 평활화 캐패시터(Co) 및 저항기(R)로 표현된 부하가 정류기(D)의 캐소드와 포지티브(Co) 및 저항기(R)로 표현된 부하가 정류기(D)의 캐소드와 포지티브 레일간에 배치된다. 콜렉터에 결합되지 않은 캐패시터(C)의 단자가 그라운드에 연결된다. 트랜지스터(Tr)의 베이스 리드가 교대로 상기 트랜지스터를 온 및 오프하는 공지된 제어 수단(도시되지 않음)에 통합된다. 스위치(S)의 제어 수단도 도시되지 않았다. 작동시, DC전압(Vo)이 소자(Co 및 R)의 병렬 배열 양단에 나타나는데, 상기 전압이 제1도의 회로에 출력 전압이고, 전압(Vi+Vo)이 소자(D, Co 및 R)의 정합점에 나타난다.
제2a도는 인덕턴스(L)양단의 전압(V)의 변화를 도시하고 제 2b도는 L을 통한 전류(I)의 변화를 도시한다. 트랜지스터(Tr)는 순간(to)전에 턴온된다. 콜렉터에서의 전압은 실제로 제로이며, 따라서 전압(V)이 실제로 Vi와 같은 반면, 전류(I)는 에너지가 인덕턴스(L)에 저장되도록 선형으로 증가한다. 상기 트랜지스터가 순간(to)에 턴오프되며, 따라서 콜렉터에서의 전압이 시간의 싸인 함수에 따라 증가하는 반면, 전압(V)는 동일 함수에 따라 감소하고 동시에 전류(I)는 시간의 코싸인 함수에 따라 가변한다. 이들 함수는 인덕턴스(L) 및 캐패시터(C)에 의해 구성된 공진 회로의 동조주파수에 의해 결정된다. 순간(t1)에 전압(v)이 제로값에 도달하고 전류(I)가 최대이다. 다이오드(D1)의 애노드에서의 전압이 Vi 보다 낮기 때문에, 순간(t1)까지 스위치(S)의 상태, 즉, 도전하느냐 또는 비-도전하느냐 하는 상태는 관계가 없다. 그러므로, 스위치(S)가 순간(t1)에 또는 t1전의 순간에 도전한다면, 전류(I)는 상기 순간후까지 다이오드(D1) 및 스위치(S)를 통해 흐르지 못한다. 다이오드(D1) 및 스위치(S)는 트랜지스터(Tr)의 콜렉터에서의 전압이 값(Vi)으로 실제로 클램프되는 클램핑 회로를 구성하는 반면, 소자(D1 및 S)양단의 전압 강하가 매우 낮기 때문에, 전압(V)이 실제로 제로가 되고, 동시에 전류(I)는 t1의 시간에 가졌던 값을 실제로 유지한다.
결과로서, 발진이 인터럽트된다. 스위치(S)가 도전 상태로 남아 있는 한 상기 상태가 유지된다.
순간(t2)에 스위치(S)가 봉쇄되고 발진이 다시 시작된다. 전류(I)가 캐패시터(C)로 다시 흐른다. 전압(V)이 사인 함수에 따라 네가티브가 되도록 상기 캐패시터(C) 양단의 전압이 Vi 값 이상으로 증가하는 반면, 전류(I)는 코싸인 함수에 따라 감소한다. 캐패시터(C)양단의 전압은 순간(t3)에 값(Vi+Vo)에 도달될 때까지 계속 증가하는데, 이것이 정류기(D)를 도전시킨다. 그후 전압(V)이 -Vo를 유지하는 반면, 특히 순간(t4)에 제로값에 도달될 때까지 전류(I)가 선형적으로 감소하고 재충전을 위해 캐패시터(Co)로 흐른다. 소자(L)은 더 이상 아무런 에너지도 갖지 않는다. 순간(t4)후, 인덕턴스(L) 및 캐패시터(C)가 공진 회로를 재구성하도록 정류기(D)는 아무런 전류도 전달하지 않는다. 이제 상기 캐패시터는 종전과 동일한 코싸인 함수에 따라 인덕턴스로 방전되고 전류(I)가 네거티브 극성을 갖는다. 전압(V)은 종전과 동일한 싸인 함수에 따라 값-Vo으로부터 증가한다.
순간(t5)에 전압(V)이 제로 값을 통과하고 순간(t6)에 전류(I)가 제로되고 동시에 전압(V)이 값Vo에 도달하는 반면, 트랜지스터(Tr)의 콜렉터에서의 전압이 값(Vi-Vo)을 취한다. 이것이 상기 전압의 가능한 가장 낮은 값이다. 순간(t6)에 예를 들어, 본 출원인의 이름으로 출원한 네덜란드 왕국 특허 출원서 제 8502339호(PHN 11,470)에 설명된 방식으로, 트랜지스터(Tr)가 턴온 된다. 상기 출원서의 원문은 기준에 의해 본원에 통합되었다. 상기 트랜지스터의 콜렉터 전류가 인덕턴스(L)를 통해 흐르고 상기 전류가 시간의 선형함수에 따라 증가한다. 상기가 순간(t0)에 종전과 동일한 상태이다.
발진이 인터럽트되는 t1과 t2 간의 시간 간격의 지속 기간이 스위치(S)가 봉쇄되는 순간(t2)의 위치에 의해 결정된다는 것을 진술한 것으로부터 알 수 있다. 상기 순간이 동기화 순간이고 스위치(S)에 인가된 펄스의 트레일링 에지에 상응한다. 상기 펄스의 리딩에지는 트랜지스터(Tr)의 콜렉터에서의 전압이 값(Vi)이하로 되는 순간 또는 상기 순간후에 위치되는 임의의 순간에, 즉, 제2도의 순간(t5)보다 한주기 빠른 순간 및 순간(t1)전에 또는 상기 순간(t1)에 발생할 수도 있다. 주기적으로 발생한 동기화 펄스의 부재시, t1과 t2간의 간격이 제로로 감소되고 회로는 예를 들어 트랜지스터(Tr)의 제어수단에 통합되는 발진기에 의해 결정되는 특정 주파수를 갖는다. 또 다른 방식으로, 제1도의 회로가 동기화 펄스의 부재시 자유롭게 가동하는 자기-발진 공급 회로의 일부를 형성할 수도 있다. 동기화의 경우에, 순간(t1)후에 제2도에 위치한 순간이 지연되며 따라서 발진 주기가 더 길어져 그 주파수가 자유로운 발진의 경우에는 상기 경우보다 더 낮아진다.
제1도의 소자와 동일한 소자가 동일한 심볼에 의해 표시되는 제3도의 실시예에서, 다이오드(D1)의 도전성 방향이 제1도에 비해 반전된다. 이 경우, 스위치(S)의 콘덕턴스는 트랜지스터(Tr)의 콜렉터에서의 전압이 Vi보다 낮게될 시에 트랜지스터(Tr)의 턴-오프 시간동안, 즉, 순간(t5)에 나타난 발진을 인터럽트시키는 힘이다. 따라서 동기화 펄스의 리딩 에지가 순간(t1)에 또는 상기 순간(t1)이후 및 순간(t5)에 또는 상기 순간(t5)전에 위치한 임의의 순간에 발생할 수도 있는 반면, 트레일링 에지는 동기화 순간에 발생한다. 제4a 및 4b도는 제3도 변화의 실시예에 대해 제 2a 및 2b 도에 도시된 변화와 유사한 변화를 도시한다.
양 실시에는 잇점 및 단점을 갖는다. 제3도의 실시예와 비교할 시에, 제1도의 실시예와 비교할 시에, 제1도의 실시예는 인터럽션 동안 흐르는 전류가 상기 전류에 의해 야기된 분산 손실을 인덕턴스(L), 스위치(S)및, 다이오드(D1)에 더 크게 초래하는결점을 갖는다는 것이 제2b 및 4b도로부터 알 수 있다.
또 한편, 제1실시예가 더 안전하다. 스위치(S)가 불안전하고 영구히 개방된채 남아 있다면, 상기 회로는 보다 높은 주파수가 또다른 결과 발생없이 야기되도록 두 경우에서 동기화 될 수 없으나, 스위치가 영구히 단락 회로를 구성한다면, 아무런 유해한 결과도 제일 먼저 언급된 경우에 발생할 수 없을 것이다. 캐패시터(Co)에 저장된 에너지가 곧 소멸되도록 아무런 재보충 에너지도 캐패시터(Co)에 공급되지 않는다. 제2 경우, 트랜지스터(Tr)가 영구히 턴온되는데, 이것은 상기 트랜지스터에 대해 매우 유해할 수도 있다. 제1도의 실시예에서, 예를 들어 너무 높은 출력 전압을 발생하는 동안 스위치(S)가 도전하게 하기위해 안전장치(도시되지 않음)가 부가될 수도 있다. 상기 목적을 위해 상기 회로는 관련량을 선정된 값과 비교하고 상기 값이 초과될 시에 스위치(S)를 제어하기 위한 공지된 수단을 포함한다.
설명된 실시예에서, 소자(D1 및 S)를 가진 클램핑 회로에 의한 발진의 인터럽션은 전원 회로를 고신호 레벨에서 동기화하기 위해 사용된다. 제3도의 실시예에서 인터럽션이 또다른 목적을 위해 사용될 수 있다는 것을 알 수 있을 것이다. 제3도에 따른 회로에서, 정류기(D)에 전류가 흐르지 않게 되는 순간, 즉, 제4도의 t4에 상응한 순간후 소자(D1 및 S)의 부재시에 특히, 동일한 싸인 곡선적 변화 및 감소한 크기에 따라 발진이 존속할 것이다. 그 후에 트랜지스터(Tr)가 예를 들어 전술된 특허 출원서에 설명된 제어수단에 의한 제어신호에 의해 턴-온되는 순간에 발진이 끝날것인데, 상기 제어수단은 상기 회로를 동기화하기 위해 사용될 수 있다. 그러나, 상기는 트랜지스터(Tr)의 콜렉터에서의 전압이 최소값을 갖는 순간에 예를 들어 제4도의 t6에 상응하는 순간에 통상 발생할 수 없으므로, 큰 턴-온 손실이 야기된다. 이들 손실을 감소시키기위해, Tr의 콜렉터에서의 전압이 최소 값을 갖는 순간에 소자(D1 및 S)를 가진 클램핑 회로가 발진을 인터럽트하기 위해 사용될 수 있는데, 상기 전압이 가정된 값(Vi-Vo)으로 유지되는 반면, 전류(I)는, 특히, 트랜지스터(Tr)가 제어수단에 의해 턴온되는 순간까지 제로를 유지한다.
제5a도가 제1도의 실시예에 대한 트랜지스터(Tr)의 콜렉터-에미터 전압(Vce)의 변화를 도시하고 제5b도가 동일한 실시예에 대한 자화 전류(I)의 변화를 도시한다. 실선은 정격 경우, 즉, 입력 전압(Vi) 및 부하(R)가 설계한 대로 계산된 값을 갖는 경우에 적용된다. 절선은 좀 더 큰 부하, 즉, 정상 입력 전압에서 낮은 값의 저항기(R)에 적용하고 점선은 감소된 입력 전압에서 정격 부하에 적용한다. 더 큰 부하가 정류기(D)와 또한 트랜지스터(Tr)에 대해 더 긴 도전성 시간을 야기하고 전류(I)에 대해 더 큰 진폭을 야기하고, 더 낮은 입력 전압의 경우에 트랜지스터(Tr)가 더 긴 주기 동안 도전하는 반면, 전류(I)가 정격 경우와 동일한 진폭을 갖는 것이 그려진 곡선에서 알 수 있다. 제5a 및 5b도에서 참조부호 Sy가 동기화 순간을 나타낸다.
제6도는 제1도의 원리에 따른 전원 회로의 실제 실시예의 관련 부분을 도시한다. 제6도에서, 인덕턴스(L)가 변압기(T)에 의해 대체되는데, 상기 변압기의 1차 권선(L1)이 트랜지스터(Tr)과 직렬로 배열된다. 상기 직렬 회로가 전압(Vi)의 레일간에 배치되고 캐패시터(C)가 트랜지스터(Tr)의 콜렉터-에미터 경로에 병렬로 배열된다. 변압기(T)의 2차 권선은 한 끝이 그라운드에 연결되고 다른 끝이 제1도에서와 같은 동일한 소자(D1 및 D)에 연결된다. 통상 점으로 나타낸 권선(L1 및 L2)의 권선 감도외에도 정류기(D)의 도전성 방향은 전류가 한 권선을 통해 흐르고 동시에 다른 권선이 전류를 전달하지 못하게 한다. (플라이백효과). 스위치(S)가 전계효과 트랜지스터로 형성되는데, 상기 트랜지스터의 게이트가 구동기 회로(Dr)의 출력에 연결되며, 상기 트랜지스터의 드래인이 다이오드(D1)의 캐소드에 연결되고 상기 트랜지스터의 소스가 그라운드에 연결된다. 상기 회로(Dr)의 입력이 플립플롭(FF)의 출력(Q)에 연결된다. 변압기(T)의 제2의 2차 권선(L3)이 권선(L2)에 대해 역 권선 감도를 갖는다. 권선(L3)의 한 끝이 그라운드에 연결되고 다른 한끝이 레지스터(R1)과 두 개의 다이오드(D2 및 D3)에 의해 구성된 양면 제한기( doublesided limiter)에 연결된다. 변압기(T)의 확장에 의해 야기된 자유로운 발진이 캐패시터(C1)에 의해 얼마간 직접되고 이에 의해 얻어진 신호가 증폭기(A)에 의해 증폭되는데, 상기 증폭기의 출력이 플립플롭(FF)의 세트입력(S)에 연결된다. 스위치(S)를 제어하기 위한 동기화 신호가 플립플롭(FF)의 리셋입력(R)에 인가된다. 캐패시터(Co)와 부하(R)가 변압기(T)에 의해 입력 전압(Vi)으로부터 분리된 DC인 그라운드와 정류기(D)의 캐소드간에 연결된다.
제6도의 회로는 캐패시터(Co)양단에 나타나는 직류전압(Vo)에 연결되는 다수의 회로를 공급하는 예를 들어 텔레비젼수상기와 같은 예를 들어 화상 디스플레이 장치에 사용된다. 한편, 제6도에 도시되지 않은 2차 권선이 다른 공급 전압을 발생하기 위해 변압기(T)의 코어상에 제공될 수도 있다. 이들 전압중 하나가 화상 디스플레이 튜브의 최종 에노드를 위한 EHT이다. 제6도의 회로의 스위칭 소자의 스위칭에 의해 야기된 리플 전압이 이들 전압상에와 특히, 상기 EHT상에 나타난다. 교란이 디스플레이 튜브의 디스플레이 스크린상에 보이는 경우, 플립플롭(FF)에 인가된 동기 신호가 화상 디스플레이 장치에 작용하는 라인 편향 신호로부터 유도되고 상기 동기 신호가 상기 편향 신호와 동일한 주파수나 또는 상기 편향 신호의 배가 주파수를 갖는다면, 상기에 의해 야기된 교란이 변화되지 않을 것이므로 별 문제가 없을 것이다. 상기 조치가 EHT리드상의 스위치 리플을 감소하기 위한 필터의 사용을 배제한다. 전압(Vo) 및 제6도의 회로의 가능한 다른 출력 전압이 예를 들어, 전압(Vo)의 함수로서 트랜지스터(Tr)의 도전성 시간을 제어하므로 공지된 방법으로 입력 전압 및/또는 다양한 부하의 역변화를 안정화시킬 수 있다.
제6도의 회로에 의한 어떠한 전압 변화가 도시되는데; 이들이 플립플롭(FF)의 입력(S;제 7b도)에서와, 상기 플립플롭의 입력(R; 제7c도)에서 및, 상기 플립플롭의 출력(Q; 제7d도)에서, 권선(L1)양단의 전압의 변화(제7a도)이다. 상기로부터 트랜지스터(Tr)의 턴-오프시간 동안 제7a도의 전압이 제로값을 통과하는 순간에 플립플롭이 세트되는 것이 명백한데, 상기는 다이오드(D1)의 부재시에 트랜지스터(S)가 턴-온 되어지도록 한다. 트랜지스터(Tr)의 후속 도전성 시간 동안 권선(L2)양단의 전압의 제로 교차점까지 상기 상태가 유지되는데, 전류가 다이오드(D1) 및 트랜지스터(S)를 통해 흐른후, 상기가 다양한 인덕턴스 및 캐패시턴스에 의해 구성된 공진 회로 양단의 발진을 인터럽트한다. 제7b도의 전압 펄스가 인터럽션의 시작의 순간에 종료하나, 이것이 제7도의 전압상에 아무런 영향도 미치지 못하며, 따라서 트랜지스터(S)가 턴온 상태를 유지한다. 동기화 펄스의 리딩 에지가 발생하는 순간(Sy)에, 제7d도의 전압이 낮아지도록 플립플롭(FF)이 리셋되는데, 이것이 트랜지스터(S)가 턴오프되어지고 발진이 다시 시작되어지게 된다.
제1도 및 제3도에 도시된 회로의 변경이 고안될 수 있다. 예를 들어, 캐패시터(C)가 제1도 및 제3도의 인덕턴스(L)에 또한 제 6도의 권선(L1 또는 L2)에 병렬로 배열될 수도 있다. 또한 정류기(D)에 결합되지 않은 캐패시터(C)의 단자가 전압(Vi)의 포지티브 레일 대신에 네거티브 레일에 결합될 수도 있다. 이 경우, 상기 회로는 출력전압(Vo)이 입력 전압(Vi)보다 작거나 같은 제1,3 및 6도의 플라이백 변환기 대신에, 주기에 관하여 트랜지스터(Tr)의 도전성 시간에 따라, 상기 출력 전압(Vo)이 상기 입력전압(Vi)보다 크거나 같은 업-변환기(up-converter)로서 동작한다.
또 다른 변경이 제8도에 도시되었다. 제1도와 비교하면, 스위치(S)가 인덕턴스(L)에 병렬로 배열되지 않았으나 캐패시터(C)와 직렬로 배열되었다. 인덕턴스(L)양단의 캐패시턴스가 캐패시터(C)의 캐패시턴스에 비해 작다면 이러한 변경만이 실제로 실현될 수 있다. 특히, 전류가 인덕턴스(L) 및 캐패시터(C)를 통해 흐르는 전류가 제로인 순간이나, 주로 트랜지스터(Tr)의 콜렉터에서의 전압이 최대값을 갖는 순간이 아니라, 상기 전압이 최소값을 갖는 보다 나중의 순간에 스위치(S)가 적당한 제어 수단에 의해 비-도전되기 때문에, 트랜지스터(Tr)의 턴-오프 시간 동안 발진이 인터럽트된다.
상기 순간후에, 전류가 제로값을 유지하는 반면, 상기 전압이 상기 순간에 가정된 값(Vi-Vo)을 유지하고 동시에 인덕턴스(L)양단의 전압(V)이 값(Vo)을 유지한다. 트랜지스터(Tr)가 재차 턴온될 때까지 상기 상태가 유지된다. 제8도는 콜렉터에서의 상기 전압의 변화를 도시한다. 제8도의 변경에서, 상기 트랜지스터를 턴온하므로 낭비되는 에너지가 최소이고 그렇지 않다면 순간(t6)후에 발생했을 자유로운 발진이 제거된다는 것을 알 수도 있다. 제3도의 회로를 가진 경우에서와 같이, 발진의 인터럽션은 동기화 목적 대신에 낭비되는 에너지를 최소화하는 제8도의 실시예의 경우에 사용될 수도 있다.

Claims (14)

  1. DC입력 전압(Vi)을 DC출력 전압(Vo)으로 전환시키며, 입력 전압 단자간에 결합된 제어 가능한 전원 스위치(Tr) 및 유도소자(L)의 직렬 장치와, 전원 스위치를 교대로 도전 및 비-도전하기 위한 제어 수단 및, 유효 출력 전압을 형성하기 위해 상기 유도 소자에 결합된 정류기(D)와, 스위치 및 정류기에 전류가 흐르지 않는 시간 기간에 전압 발진이 나타나는 공진 회로의 일부분을 형성하도록 결합된 상기 유도 소자 및 캐패시터(C) 및, 공진 회로에 나타난 발진을 인터럽트하기 위한 수단(S, D1)을 포함하는 스위치 모드 전원회로에 있어서, 상기 수단은 유도소자(L)양단의 전압 또는 캐패시터(C)를 통하는 전류가 실제로 제로인 순간에 발진을 인터럽트하는 것을 특징으로 하는 스위치 모드 전원 회로.
  2. 제1항에 있어서, 발진을 인터럽트하는 수단이 동기화 수단이며, 인터럽션의 잇따른 최종 순간이 시간에 대해 주기적으로 정해지는 것을 특징으로 하는 스위치 모드 전원 회로.
  3. 제2항에 있어서, 상기 순간이 화상 디스플레이 장치에 작용하는 라인 편향 신호와 동일한 주파수나 또는 상기 주파수의 배가 주파수에서 서로의 뒤를 잇는 것을 특징으로 하는 스위치 모드 전원 회로.
  4. 제1항에 있어서, 유도 소자(L)양단의 전압이 실제로 제로가 되는 순간 및 상기 순간후에 발진을 인터럽트하기 위한 수단이 유도 소자양단의 전압을 실제로 제로로 유지하기 위한 클램핑 회로를 구성하는 것을 특징으로 하는 스위치 모드 전원 회로.
  5. 제4항에 있어서, 상기 클램핑 회로가 제2스위치(S)와 직렬로 배열되는 양방향성 전류 도전 소자(D1)를 포함하는데, 상기 형성된 직렬 장치가 유도 소자에 병렬로 배열되어지는 것을 특징으로 하는 스위치 모드 전원 회로.
  6. 제4항에 있어서, 클램핑 회로가 작동하기 시작하는 순간이 전원 스위치의 턴-온 순간전에 짧게 정해지는 것을 특징으로 하는 스위치 모드 전원 회로.
  7. 제5항에 있어서, 클램핑 회로가 작동하기 시작하는 순간이 전원 스위치의 턴-온 순간전에 짧게 정해지고, 상기 스위치를 도전시키는데 제2의 제어가능한 스위치(S)에 인가된 펄스는 전원스위치(Tr)의 턴-오프 순간 후에 유도 소자(L)양단의 전압이 제로가 되는 순간에 발생하거나 또는 상기 순간 이후에 발생하나, 전원스위치(Tr)의 후속 턴-온 순간전에 상기 전압의 제로 교차보다 더 늦기 않게 발생하는 리딩 에지와, 최종 언급된 제로 교차보다 빠르게 발생하지 않는 트레일링 에지를 갖는 것을 특징으로 하는 스위치 모드 전원 회로.
  8. 제4항에 있어서, 클램핑 회로가 작동하기 시작하는 순간은 전원스위치(Tr)의 턴-오프 순간 후에 짧게 정해지는 것을 특징으로 하는 스위치 모드 전원 회로.
  9. 제5항에 있어서, 클램핑 회로가 작동하기 시작하는 순간이 전원스위치(Tr)의 턴-오프 순간 후에 짧게 위치되고, 상기 스위치를 도전시키는 제2의 제어 가능한 스위치(S)에 인가된 펄스는 전원스위치(Tr)의 턴-온 순간전에 유도소자(L)양단의 전압이 제로가 되는 순간에 발생하거나 또는 상기 순간 이후에 발생하나, 전원스위치(Tr)의 후속 턴-오프 순간 후에 상기 전압의 제로교차보다 더 늦지 않게 발생하는 리딩 에지와, 최종 언급된 제로 교차보다 빠르게 발생하지 않는 트레일링 에지를 갖는 것을 특징으로 하는 스위치 모드 전원 회로.
  10. 제9항에 있어서, 제어 펄스를 제 2의 제어가능한 스위치(S)에 인가하는 쌍안정 소자(FF)를 포함하는데, 세트 펄스의 에지가 유도 소자(L)양단의 전압의 제로 교차동안 발생할 때마다 상기 쌍안정 소자(FF)에 인가되고 리셋펄스의 리딩에지도 인터럽션의 최종 순간에 발생한 쌍안정 소자에 또한 인가되는 것을 특징으로 하는 스위치-모드 전원 회로.
  11. 제8항에 있어서, 상기회로에 발생한 량과 선정된 제한 값을 비교하고 상기 제한 값이 초과되었을시에 클램핑 회로를 작동시키는 수단(L3, R1, D2, D3, C1, A)을 포함하는 것을 특징으로 하는 스위치-모드 전원 회로.
  12. 제1항에 있어서, 발진을 인터럽트하기 위한 수단은 캐패시터를 통한 전류가 실제로 제로인 순간에 상기 캐패시터의 전류 경로를 인터럽트하기 위해 상기 캐패시터(C)와 직렬로 배열된 제2의 제어 가능한 스위치(S)를 포함하는 것을 특징으로 하는 스위치 모드 전원 회로.
  13. 제12항에 있어서, 전원스위치 양단의 전압이 실제로 최소 값을 갖는 순간에 상기 제2의 제어 가능한 스위치(S)가 봉쇄되는 것을 특징으로 하는 스위치 모드 전원 회로.
  14. 제1항에 있어서, 전원스위치 양단의 전압이 실제로 최소 값을 갖는 순간에 전원스위치(Tr)의 제어수단이 상기 스위치를 도전상태로 구동시키는 것을 특징으로 하는 스위치 모드 전원 회로.
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