KR0122867Y1 - 단일 클럭 발생회로 - Google Patents
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Abstract
본 고안은 클럭 발생회로에 관한 것으로, 특히 이중화나 거리가 떨어짐으로 인하여 두개의 클럭원을 가지는 두 클럭을 동기화하여 단일개의 클럭 발생원을 만들어 시스템의 동기를 맞추고 동작이나 데이타의 전송에 정확함을 기할 수 있는 단일 클럭 발생회로를 제공하기 위한 것이다.
이와같은 본 고안의 목적은 직류를 공급전원으로 하여 진동을 발생하는 제1/제2 수정발진자와, 상기 제1수정발진자의 출력과 상기 제2 수정발진자의 출력을 배타적 논리합하는 제1/제2 배타적오아게이트와, 상기 제1/제2 배타적 오아게이트의 출력을 각각 입력받은 클럭을 각각 2분주하는 제1/제2 디플립플롭과, 상기 제1/제2 디플립플롭의 출력을 선택하여 출력하는 제1/제2 선택스위치로 구성하여, 상기 제1/제2 디플립플롭은 각각 정에지 트리거 디플립플롭으로 구성함으로써 달성될 수 있다.
Description
제1도는 종래 단일 클럭 발생회로의 구성도.
제2도는 본 고안 단일 클럭 발생회로의 구성도.
제3도는 제2도를 설명하기 위한 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10 : 제1 수정발진자 11 : 제2 수정발진자
20 : 제1 배타적 노아게이트 21 : 제2 배타적 노아게이트
30 : 제1 정에지 트리거 디플립플롭 31 : 제2 정에지 트리거 디플립플롭
40 : 제1 선택스위치 41 : 제2 선택스위치
본 고안은 클럭 발생회로에 관한 것으로, 특히 이중화나 거리가 이격되어 발생되는 두 클럭을 동기화하여 단일의 클럭을 만들어 시스템의 동기를 맞추고 동작이나 데이터의 전송에 정확성을 기할 수 있도록 한 단일 클럭 발생회로에 관한 것이다.
종래의 단일 클럭 발생회로는 첨부된 도면 제1도에 도시된 바와 같이, 타이밍 클럭을 발생하기 위한 제1 전압제어수정발진자(Voltage Controled Crystal Oscilator : VCXO)(1)와, 상기 제1 전압제어수정발진자(1)에서 얻어지는 타이밍 클럭으로 기준 클럭과의 완전한 동조나 일치를 위하여 위상차를 검출하고 이것에 의해 피이드백 회로를 제어하는 제1 위상동기루프회로(2)와, 타이밍 클럭을 발생하기 위한 제2 전압제어수정발진자(3)에서 얻어지는 타이밍 클럭으로 기준 클럭과의 완전한 동조나 일치를 위하여 위상차를 검출하고 이것에 의해 피이드백 회로를 제어하는 제2 위상동기루프회로(4)로 구성되었다.
이와 같이 구성된 종래 단일 클럭 발생회로의 동작을 설명하면 다음과 같다.
먼저, 제1 및 제2 전압제어수정발진자(1)(3)에서는 타이밍 클럭을 발생하여 제1 및 제2 위상동기루프회로(2)(4)에 각각 입력시키게 되고, 제1 및 제2 위상동기루프회로(2)(4)는 상대측의 클럭원에서 발생되는 기준 클럭과 각각 입력되는 타이밍 클럭과를 비교하여 위상차를 검출하게 된다.
이때, 제1 및 제2 위상동기루프회로(2)(4)에서 각각 검출한 위상차값(+ 또는 -값)은 각각 제1 및 제2 전압제어수정발진자(1)(3)에 각각 제어값으로 피이드백된다.
그리하면, 제1 및 제2 전압제어수정발진자(1)(3)는 입력되는 제어값에 따라 클럭주파수를 가감하여 상대측, 즉 기준주파수에 근접하도록 타이밍 클럭을 조절하게 된다.
그러나, 이와 같은 종래의 클럭 발생회로는 제1도에서 개략적인 블록도로 설명하였으나, 실제로 제1 및 제2 위상동기루프회로는 각각 위상 비교기와 저역 필터 및 증폭기로 이루어져 제1 및 제2 전압제어수정발진자와 궤환 폐회로를 이룬다.
상술하면, 입력 신호의 주파수 및 위상이 위상 비교기에 의해 비교되어서 그 오차 전압은 저역 필터를 통하여 증폭되고, 전압제어수정발진자에 가해져서 입력 신호와 전압제어수정발진자의 발진 주파수 및 위상차를 저감시키는 방향으로 전압제어수정발진자의 주파수를 변화시키도록 되어 있다.
따라서, 다수개의 구성소자를 사용함에 따라 회로 구현이 복잡하여 소자와 소자간의 특성비를 조절하기 어려웠을 뿐만 아니라 코스트가 증대되었고, 각 소자의 자체 부피로 인하여 회로를 소형화하기 어려운 문제점이 있었다.
이에, 본 고안은 상기와 같은 종래 기술의 제반 문제점을 해결하기 위한 것으로서, 본 고안의 목적은 이중화나 거리가 이격되어 발생되는 두 클럭을 동기화하여 단일의 클럭을 만들어 시스템의 동기를 맞추고 동작이나 데이터의 전송에 정확성을 기할 수 있도록 한 단일 클럭 발생회로를 제공하는데 있다.
이러한 본 고안의 목적을 달성하기 위한 기술적 수단은, 상호간에 서로 다른 진폭을 갖는 클럭 펄스를 각각 발생하는 복수의 수정발진자와, 서로 다른 진폭을 갖는 클럭 펄스를 입력받아 배타적 노아게이팅하여 각각 출력하는 복수의 배타적 노아게이트와, 이 배타적 노아게이트의 출력 신호를 클럭 신호로 입력받아 각각 2분주하는 복수의 정에지 트리거 디플립플롭과, 이 정에지 트리거 디플립플롭의 각 출력을 마스타에서 얻어지는 선택신호에 따라 선택하여 단일 클럭으로 출력하는 복수의 선택스위치로 이루어짐을 특징으로 한다.
이하, 본 고안을 첨부한 도면 제2도 및 제3도에 의거 상세히 설명하면 다음과 같다.
제2도는 본 고안에 의한 단일 클럭 발생회로의 구성도로서, 상호간에 서로 다른 진폭을 갖는 클럭 펄스를 각각 발생하는 제1 및 제2 수정발진자(10)(11)와, 상기 서로 다른 진폭을 갖는 클럭 펄스를 입력받아 배타적 노아게이팅하여 각각 출력하는 제1 및 제2 배타적 노아게이트(20)(21)와, 상기 제1 및 제2 배타적 노아게이트(20)(21)의 출력 신호를 클럭 신호로 입력받아 상기 출력신호를 각각 2분주하는 제1 및 제2 정에지 트리거 디플립플롭(30)(31)과, 상기 제1 및 제2 정에지 트리거 디플립플롭(30)(31)의 각 출력을 마스타에서 얻어지는 선택신호(마스타, 마스타)에 따라 선택하여 단일 클럭으로 출력하는 제1 및 제2 선택스위치(40)(41)로 구성되어져 있다.
이와 같이 구성된 본 고안에 의한 단일 클럭 발생회로의 작용 및 효과를 제3도를 참조하여 설명하면 다음과 같다.
먼저, 제1 수정발진자(10)는 공급되는 직류전원으로 발진을 하여 제3도의 (a)와 같은 클럭(clock)을 발생시키게 되고, 아울러 제2 수정발진자(11)는 공급되는 직류전원으로 발진을 하여 제3도의 (b)와 같은 발진 클럭을 발생 즉, 제1 및 제2 수정발진자(10)(11)는 서로 다른 진폭을 갖는 클럭 펄스를 각각 발생시키게 된다.
그리하면, 제1 및 제2 배타적 노아게이트(20)(21)는 제1 및 제2 수정발진자(10)(11)에서 각각 얻어지는 발진클럭을 배타적 노아게이팅(일치 논리 연산)하고, 그 결과값으로 제3도의 (c)와 같은 클럭 펄스를 발생하여 제1 및 제2 정에지 트리거 디플립플롭(30)(31)에 각각 클럭신호로 입력하게 된다.
여기서, 상기한 제1 및 제2 배타적 노아게이트(20)(21)의 동작 특성은 하기한 표 1과 같다.
한편, 제1 및 제2 정에지 트리거 디플립플롭(30)(31)은 각각 입력되는 클럭값에서 초기 상승에지부터 다음 상승에지까지 하이(high)가 되어 데이터단(D)으로 입력되는 데이터를 제3도의 (d)와 같은 클럭으로 만들어 출력시키게 된다.
이렇게, 제1 및 제2 정에지 트리거 디플립플롭(30)(31)에서 출력되는 클럭은 제1 및 제2 선택스위치(40)(41)에 각각 입력되어지며, 이때 제1 및 제2 선택스위치(40)(41)는 마스타에서 얻어지는 선택신호(마스타, 마스타)에 따라 선택하여 출력(클럭출력 A, 클럭출력 B)함으로써 수정발진자의 클럭의 중간값에 근접한 주파수의 클럭을 단일클럭으로 생성하게 되는 것이다.
이상에서와 같이 본 고안은 별도의 클럭원에서 발생된 두 클럭을 정확하게 단일화된 동기클럭으로 출력하므로 데이터 전송시에 시스템 클럭의 개수를 동일하게 보장해주어 정밀도 높은 시스템의 설계가 가능한 효과가 있다.
Claims (1)
- 상호간에 서로 다른 진폭을 갖는 클럭 펄스를 각각 발생하는 제1 및 제2 수정발진자(10)(11)와, 상기 서로 다른 진폭을 갖는 클럭 펄스를 입력받아 배타적 노아게이팅하여 각각 출력하는 제1 및 제2 배타적 노아게이트(20)(21)와, 상기 제1 및 제2 배타적 노아게이트(20)(21)의 출력 신호를 클럭 신호로 입력받아 상기 출력신호를 각각 2분주하는 제1 및 제2 정에지 트리거 디플립플롭(30)(31)과, 상기 제1 및 제2 정에지 트리거 디플립플롭(30)(31)의 각 출력을 마스타에서 얻어지는 선택신호(마스타, 마스타)에 따라 선택하여 단일 클럭으로 출력하는 제1 및 제2 선택스위치(40)(41)로 구성된 것을 특징으로 하는 단일 클럭 발생회로.
Priority Applications (1)
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| KR2019930029747U KR0122867Y1 (ko) | 1993-12-27 | 1993-12-27 | 단일 클럭 발생회로 |
Applications Claiming Priority (1)
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| KR2019930029747U KR0122867Y1 (ko) | 1993-12-27 | 1993-12-27 | 단일 클럭 발생회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950021781U KR950021781U (ko) | 1995-07-28 |
| KR0122867Y1 true KR0122867Y1 (ko) | 1998-12-01 |
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ID=19372762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR2019930029747U KR0122867Y1 (ko) | 1993-12-27 | 1993-12-27 | 단일 클럭 발생회로 |
Country Status (1)
| Country | Link |
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| KR (1) | KR0122867Y1 (ko) |
-
1993
- 1993-12-27 KR KR2019930029747U patent/KR0122867Y1/ko not_active IP Right Cessation
Also Published As
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|---|---|
| KR950021781U (ko) | 1995-07-28 |
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