KR0141716B1 - 위상 동기 조정 장치 - Google Patents

위상 동기 조정 장치

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KR0141716B1
KR0141716B1 KR1019950042805A KR19950042805A KR0141716B1 KR 0141716 B1 KR0141716 B1 KR 0141716B1 KR 1019950042805 A KR1019950042805 A KR 1019950042805A KR 19950042805 A KR19950042805 A KR 19950042805A KR 0141716 B1 KR0141716 B1 KR 0141716B1
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Abstract

본 발명은 위상 동기 조정 장치에 관한 것으로, 종래 기술은 발진 주파수의 위상을 로킹 (Looking) 시키는 과정에서 저역 통과 필터의 직류 전압중 플랫 영역(Flat Zone)은 위상 로킹 과정에 관여하지 않는 시간으로 실제 로킹 동작을 빠른 시간내에 수행할 수 없는 문제점이 있었다. 이러한 문제점을 개선하기 위하여 본 발명은 위상 동기의 틀어짐을 검출하면 연속적으로 소스 전압을 공급하여 발진 동작을 제어함으로써 종래 기술에서의 플랫 영역을 제거하여 빠른 위상 동기 동작을 수행할 수 있도록 한 것이다.

Description

위상 동기 조정 장치
제1도는 종래 위상 동기 조정 장치의 블럭도.
제2도는 제1도에서 위상 검출부의 회로도.
제3도는 제1도의 타이밍도.
제4도는 본 발명 위상 동기 조정 장치의 회로도.
제5도는 제4도에서 위상 동기 검출에 따른 타이밍도.
제6도는 제4도에서 슈미트 트리거의 출력을 보인 파형도.
제7도는 제4도에서 에지 검출에 따른 파형도.
*도면의 주요 부분에 대한 부호의 설명
201,205:분주기 202:위상 검출부
203:저역 통과 필터 204:전압 제어 발진기
206:동기 검출부 207:슈미트 트리거
208:전압 레벨 억제부 209:더블 차지 펌프
210:에지 검출부 211:타이머
212:동기 홀더
본 발명은 위상 동기 조정에 관한 것으로 특히, 주파수 합성기에 있어서 고속의 위상 동기 조정이 적당하도록 한 위상 동기 조정 장치에 관한 것이다.
일반적으로 위상 동기 조정은 피엘엘(PLL; Phase Loop Lock) 회로를 이용하는데, 위상 동기 루프(PLL)란 출력 주파수를 기준 주파수에 일치시키는 것으로 위상(phase)과 주파수(frequency)를 같도록 만드는 것이다.
이러한 동작은 위상 비교기에서 전압 제어 발진기의 출력 주하수와 기준 주파수의 위상을 비교하고 두 신호의 위상차 출력으로부터 저역 통과 필터를 통해 직류 성분을 분리한 다음, 이를 전압 제어 발진기에 제어 전압으로 인가하여 발진 주파수가 기준 주파수의 위사에 동기되도록 수행된다.
종래의 위상 동기 저정 장치는 제1도의 블럭도에 도시된 바와 같이, 입력 신호(Vref)를 N1 분주하는 분주기(101)와, 이 분주기(101)의 출력(Vref/N1)과 기준 주파수(Vf/N2)의 위상을 비교하여 위상차(Vs)를 출력하는 위상 검출부(102)와, 이 위상 검출부(102)의 출력(Vs)으로부터 직류 성분(Vdc)을 분리하는 저역 통과 필터(103)와, 이 저역 통과 필터(103)의 출력 전압(Vdc)에 제어되어 발진 주파수(Vf)를 출력하는 전압 제어 발진기(104)와, 이 전압 제어 발진기(104)의 출력(Vf)을 N2 분주하여 상기 위상 검출부(102)에 궤환시키는 분주기(105)와, 상기 위상 검출부(102)의 동작을 점검하여 위상 동기 여부를 검출하는 동기 검출부(106)으로 구성된다.
상기 위상 검출부(102)는 제2도의 회로도에 도시된 바와 같이, 래치(LA1∼LA4), 낸드 게이트(NA1,NA2) 및 인버터(IN1∼IN4)로 위상 검출 동작을 수행하고 인버터(IN5∼IN7) 및 모스 트랜지스터(PM1,NM1)로 챠지 펌핑 동작을 수행하도록 구성된다.
이와 같은 종래 기술의 동작 과정을 설명하면 다음과 같다.
먼저, 입력 신호(Vref)가 분주기(101)에서 N1 분주되고 전압 제어 발진기(104)의 출력(Vf)이 분주기(105)에서 N2 분주되어 제3도(a)(b)와 같이 분주 신호(Vref/N1)(Vf/N2)를 입력받은 위상 검출부(102)는 래치(LA1∼LA4), 낸드 게이트(NA1,NA2) 및 인버터(IN1∼IN4)로 위상 검출 동작을 수행함에 의해 상기 래치(LA1)의 출력은 상기 분주 신호(Vref/N1)의 상승 에지 시점에서 로우가 되고 상기 래치(LA4)의 출력은 상기 분주 신호(Vf/N2)의 상승 에지 시점에서 로우가 된다.
이때. 분주 신호(Vref/N1)의 상승 에지 시점에서 래치(LA1)의 출력이 로우가 되고 래치(LA4)의 출력이 하이로 되면 상기 래치(LA1)의 로우 출력이 인버터(IN5)(IN6)를 순차 통해 게이트에 인가된 피모스 트랜지스터(PM1)가 턴온되어 위상 검출 신호(VS)의 레벨이 하이로 되며, 일정 시간이 경과한 후 상기 래치(LA1)의 출력이 하이가 되고 상기 래치(LA4)의 출력이 로우가 되면 상기 래치(LA4)의 로우 출력이 인버터(IN7)를 통해 게이트에 인가된 엔모스 트랜지스터(NM1)가 턴온되어 위상 검출 신호(VS)의 레벨은 로우로 된다.
이에따라, 위상 검출부(102)의 출력(VS)은 저역 통과 피터(103)를 통해 직류 성분으로 변환되고 이 직류 성분에 제어된 전압 제어 발진기(104)는 주파수(Vf)를 발진시키게 된다.
이 후, 분주기(105)가 전압 제어 발진기(104)의 출력(Vf)을 N2 분주하여 위상 검출부(102)에 궤환시키면 입력 신호(Vref/N1)와의 위상 차를 검출하는 동작을 반복하게 된다.
따라서, 위상 검출을 반복하여 위상 검출부(102)가 위상 검출 신호(VS)를 제3도(c)와 같이 출력함에 의해 저역 통과 필터(103)가 제3도(d)와 같이 직류 성분(Vdc)을 전압 제어 발진기(104)에 출력하여 발진 주파수(Vf)의 위상을 맞추게 된다.
그리고, 위상 검출부(102)는 위상 검출 동작을 수행함에 따라 낸드게이트(NA2)가 래치(LA1)(LA4)의 출력을 논리 조합하여 위상 동기 여부를 판별하게 된다.
그러나, 종래 기술은 발진 주파수의 위상을 로킹(Locking)시키는 과정에서 저역 통과 필터의 직류 전압중 플랫 영역(Flat Zone)은 위상 로킹 과정에 관여하지 않는 시간으로써 실제 로킹 동작을 빠른 시간내에 수행할 수 없는 문제점이 있었다.
본 발명은 종래의 문제점을 개선하기 위하여 위상 동기의 틀어짐을 검출하면 연속적으로 소스 전압을 공급하여 발진 동작을 제어함으로써 종래 기술에서의/플랫 영역을 제거하여 빠른 위상 동기 동작을 수행할 수 있도록 한 위상 동기 조정 장치를 제공하멩 목적이 있다.
제4도는 본 발명 위상 동기 조정 장치의 블럭도로서 이에 도시된 바와 같이, 입력 신호(Vref)를 N1 분주하는 분주기(201)와, 이 분주기(201)의 출력(Vref/N1)과 기준 주파수(Vf/N2)의 위상을 비교하여 위상차(Vs)를 출력하는 위상 검출부(202)와, 상기 위상 검출부(202)의 동작을 점검하여 위상 동기 여부를 검출하는 동기 검출부(206)와, 이 위상 검출부(202)의 출력을 래치하는 슈미트 트리거(207)와, 이 슈미트 트리거(207)의 출력을 입력으로 하여 에지 검출때마다 클럭의 1주기폭의 펄스를 발생시키는 에지 검출부(210)와, 리세트 신호(RST)에 클리어된 후 상기 에지 검출부(210)의 출력을 클럭으로 하여 승압 디스에이블 신호를 출력하는 타이머(211)와, 이 타이머(211)의 출력과 상기 동기 검출부(206)의 출력(VL)을 논리 조합하는 동기 홀더(212)와, 이 동기 홀더(212)의 출력과 상기 슈미트 트리거(207)의 출력을 논리 조합하여 전압 레벨 억제 신호를 출력하는 전압 레벨 억제부(208)와, 이 전압 레벨 억제부(208)의 출력과 상기 위상 검출부(202)의 출력에 따라 승압 동작을 수행하는 더블 차지 펌프(209)와, 상기 더블 차지 펌프(209)의 출력(Vpc)을 입력으로 하여 직류 성분(Vdc)을 출력하는 저역 통과 필터(203)와, 이 저역 통과 필터(203)의 출력 전압(Vdc)에 제어되어 발진 주파수(Vf)를 출력하는 전압 제어 발진기(204)와, 이 전압 제어 발진기(204)의 출력(Vf)을 N2 분주하여 상기 위상 검출부(202)에 궤한시키는 분주기(205)로 구성한다.
상기 전압 레벨 억제부(208)는 동기 홀더(212)의 출력과 슈미트 트리거(207)의 출력을 낸딩하여 더블 차지 펌프(209)에 출력하는 낸드게이트(NA13)와, 상기 동기 홀더(212)의 출력을 반전하는 인버터(IN18)와, 이 인버터(IN18)의 출력과 상기 슈미트 트리거(207)의 출력을 노아링하여 상기 더블 차지 펌프(209)에 출력하는 노아 게이트(NR11)로 구성한다.
상기 더블 차지 펌프(209)는 소스에 전압이 인가된 피모스 트랜지스터(PM12)의 게이트와 소스가 접지된 엔모스 트랜지스터(NM12)의 게이트에 전압 레벨 억제부(208)의 출력을 각기 인가하고 위상 검출부(202)의 업, 다운 신호(Vup)(VDN)를 소스에 전압이 인가된 피모스 트랜지스터(PM13)와 소스가 접지된 엔모스 트랜지스터(NM13)의 게이트에 각기 인가하여 상기 모스 트랜지스터(PM12,PM13,NM12,NM13)의 드레인을 공통 접속하여 그 공통 접속점을 저역 통과 필터(203)에 접속하도록 구성한다.
상기 에지 검출부(210)는 클럭(CK)에 따라 슈미트 트리거(207)의 출력을 래치하는 디플립플롭(DFF1)과 이 디플립플롭(DFF1)의 출력과 상기 슈미트 트리거(207)의 출력을 배타적 논리조합하여 타이머(211)에 출력하는 배타적 노아게이트(XR11)로 구성한다.
상기 타이머(212)는 에지 검출부(210)의 출력을 클럭으로 하여 입력 신호를 래치하는 디플립플롭(DFF2)과, 이 디플립플롭(DFF2)의 출력을 클럭으로 하여 입력 신호를 래치하는 디플립플롭(DFF3)과, 이 디플립플롭(DFF3)의 출력을 반전하여 상기 디플립플롭(DFF3)의 입력단으로 궤환시키는 인버터(IN20)와, 상기 디플립플롭(DFF2)(DFF3)의 출력은 낸딩하여 동기 홀더(212)에 출력하는 낸드 게이트(NA16)와, 이 낸드 게이트(NA16)의 출력과 동기 검출부(206)의 출력(VL)은 논리곱하는 앤드게이트(AN11)와, 이 앤드게이트(AN11)의 출력과 상기 디플립플롭(DFF2)의 출력을 낸딩하여 상기 디플립플롭(DFF2)의 입력단에 인가하는 낸드 게이트(NA15)로 구성한다.
상기 동기 홀더(212)는 동기 검출부(206)의 출력과 타이머(212)의 출력을 낸딩하는 낸드 게이트(NA14)와, 이 낸드 게이트(NA14)의 출력을 반전하여 전압 제어 억제부(208)에 출력하는 인버터(IN19)로 구성한다.
이와같이 구성한 본 발명의 동작 및 작용 효과를 상세히 설명하면 다음과 같다.
먼저, 분주기(201)가 입력 신호(Vref)를 N1 분주한 신호(Vref/N1)와 분주기(205)가 전압 제어 발진기(204)의 출력(Vf)을 N2 분주한 신호(Vf/N2)를 입력받은 위상 검출부(202)는 래치(LA11∼LA14), 낸드 게이트(NA11,NA12) 및 인버터(IN11∼IN14)를 통해 위상 동기 여부를 검출함에 의해 상기 래치(LA11,LA14)의 업/다운 신호가 피모스 트랜지스터(PM11)와 엔모스 트랜지스터(NM11)를 구동함에 따라 위상 검출 신호(VS)를 출력하게 된다.
이때, 래치(LA11,LA14)의 업/다운 신호는 더블 차지 펌프(209)의 피모스 트랜지스터(PM13)과 엔모스 트랜지스터(NM13)에 각기 인가되고 위상 검출 신호(VS)는 슈미트 트리거(207)를 동작시키게 된다.
이에 따라, 더블 차지 펌프(209)는 위상 검출부(202)의 업, 다운 신호(VUP)(VDN)에 의해 피모스 트랜지스터(PM13) 또는 엔모스 트랜지스터(NM13)가 턴온되어 저역 통과 필터(203)에 출력 신호(Vpc)를 입력시키는데, 제5도(a)(b)와 같이 입력 신호(Vref)(Vf)의 위상이 어긋나는 경우 상기 래치(LA11)의 출력인 업 신호(VUP)가 로우가 되어 상기 피모스 트랜지스터(PM13)가 턴온됨에 의해 하이 신호(Vpc)가 저역 통과 필터(203)에 인가되어진다.
그리고, 위상 검출부(202)의 위상 검출 신호(VS)를 입력받은 슈미트 트리거(207)는 제6도에 도시한 바와 같이 기준 신호(Vref)가 발진 신호(Vf)보다 빠르면 하이 신호, 느리면 로우 신호를 전압 레벨 억제부(208)에 출력하게 된다.
이때, 에지 검출부(210)는 슈미트 트리거(207)의 출력(Vt)이 제6도(c)와 같이 입력되는 경우 디플립플롭(DFF1)이 클럭(CK)에 따라 상기 신호(Vt)를 래치하고 배타적 노아게이트(XR11)가 상기 디플립플롭(DFF1)의 출력과 상기 슈미트 트리거(207)의 출력(Vt)를 배타적 논리조합하여 상기 클럭(CK)의 1주기폭의 펄스를 타이머(211)에 입력시키게 된다.
여기서, 에지 검출부(210)의 출력은 제7도(a)(b)와 같이 입력 신호(Vref/N1)(Vf/N2)가 위상 검출부(202)에 입력되어 제7도(c)와 같은 파형이 슈미트 트리거(207)에서 출력되면 제7도(c)와 같이 출력하게 된다.
이에 따라, 타이머(211)는 에지 검출부(210)의 출력을 클럭으로 하여 3번의 클럭이 동작하면 하나의 펄스를 발생시키므로 동기 홀더(212)는 동기 검출부(206)의 출력과 상기 타이머(211)의 출력을 낸디 게이트(NA14)에서 낸딩한 후 그 낸딩된 신호를 동기 홀더(212)에 입력시키게 된다.
따라서, 동기 홀더(212)가 낸드 게이트(NA14)에서 타이머(211)의 출력과 동기 검출부(206)의 출력을 논리 조합하고 그 논리 조합한 신호를 인버터(IN19)를 통해 낸드게이트(NA13), 노아게이트(NR11) 및 인버터(IN18)로 구성한 전압 레벨 억제부(208)에 입력시켜 디스에이블시킴으로써 더블 차지 펌프(209)의 모스 트랜지스터(PM12)(NM12)를 턴오프시켜 승압 동작을 종료하게 된다.
이 후, 타이머(211)는 동기되고 더블 차지 펌프(209)는 위상 검출부(202)의 업/다운 신호에 의해 피모스 트랜지스터(PN13)과 엔모스 트랜지스터(NM13)만이 동자가하여 미세 조정을 수행하게 된다.
이때, 입력신호(Vref)와 전압 제어 발진기(204)의 발진 신호(Vf)에 대한 분주기(201)(205)의 출력(Vref/N1)(Vf/N2)이 제5도(a)(b)와 같이 위상 동기 에러가 발생하여 더블 퍼지 펌프(209)의 출력(Vpc)이 제5도(c)와 같으면 저역 통과 필터(203)는 제5도(d)와 같은 직류 성분(Vdc)을 전압 제어 발진기(204)에 출력하게 된다.
이에 따라, 전압 제어 발진기(204)가 저역 통과 필터(203)의 출력(Vdc)에 제어되어 발진 주파수(Vf)를 발생시키면 분주기(205)가 상기 전압 제어 발진기(204)의 출력(Vf)을 N2 분주하여 우상 검출부(202)에 궤환시킴에 의해 입력 신호(Vref/N1)와의 위상 차를 검출하는 동작을 반복하게 된다.
즉, 위상 동기 에러가 발생하면 더블 차지 펌프(209)에 하이 또는 로우 신호를 연속적으로 공급함으로써 제5도(c)에 도시한 바와 같이 플랫 영역을 제거하여 한번으로 동기시키게 된다.
이 후, 동기 검출부(206)가 위상이 동기되었음을 검출하여 로우 신호를 출력하면 타이머(211)는 리세트되어 하이 신호를 출력하지만 동기 고정부(212)의 출력이 계속 로우 상태를 유지하며, 에지 검출부(210)는 디스에이블 된다.
이 후, 기준 신호(Vref)과 전압 제어 발진기(204)의 출력 전압(Vf)이 변하면 동기 검출부(210)의 출력이 하이로 되면서 타이머(211)가 동작을 시작하여 상기와 동일한 동작을 반복함에 의해 기준 신호(Vref)와 발진 신호(Vf)의 동기를 맞추게 된다.
상기에서 상세히 설명한 바와 같이 본 발명은 위상 동기의 틀어짐이 발생하면 계속적으로 전압을 공급함에 의해 발진 주파수를 조정하여 빠른 시간내에 위상 동기의 틀어짐을 보정할 수 있는 효과과 있다.

Claims (6)

  1. 입력 신호(Vref)를 N1 분주하는 분주기(201)와, 저역 통과 필터(203)의 출력(Vdc)에 제어된 전압 제어 발진기(204)의 출력(Vf)를 N2 분주하는 분주기(205)와, 상기 분주기(201)(205)의 출력(Vref/N1)과 기준 주파수(Vf/N2)의 위상을 비교하여 위상차(VS)를 출력하는 위상 검출부(202)와, 상기 위상 검출부(202)의 동작을 점검하여 위상 동기 여부를 검출하는 동기 검출부(206)와, 이 동기 검출부(206)의 출력을 래치하는 슈미트 트리거(207)와, 이 슈미트 트리거(207)의 출력을 입력으로 하여 에지 검출때마다 클럭의 1주기폭의 펄스를 발생시키는 에지 검출부(210)와, 리세트 신호(RST)에 클리어된 후 상기 에지 검출부(206)의 출력을 클럭으로 하여 승압 디스에이블 신호를 출력하는 타이머(211)와, 이 타이머(211)의 출력과 상기 동기 검출부(206)의 출력(VL)을 논리 조합하는 동기 홀더(212)와, 이 동기 홀더(212)의 출력과 상기 슈미트 트리거(207)의 출력을 논리 조합하여 전압 레벨 억제 신호를 출력하는 전압 레벨 억제부(208)와, 이 전압 레벨 억제부(208)의 출력과 상기 위상 검출부(202)의 출력에 따라 승압 동작을 수행하여 상기 저역 통과 필터(203)에 출력하는 더블 차지 펌프(209)로 구성한 것을 특징으로 하는 위상 동기 조정 장치.
  2. 제1항에 있어서, 전압 레벨 억제부(208)는 동기 홀더(212)의 출력과 슈미트 트리거(207)의 출력을 낸딩하여 더블 차지 펌프(209)에 출력하는 낸드 게이트(NA13)와, 상기 동기 홀더(212)의 출력을 반전하는 인버터(IN18)와, 이 인버터(IN18)의 출력과 상기 슈미트 트리거(207)의 출력을 노아링하여 상기 더블 차지 펌프(209)에 출력하는 노아 게이트(NR11)로 구성한 것을 특징으로 하는 위상 동기 조정 장치.
  3. 제1항에 있어서, 더블 차지 펌프(209)는 소스에 전압이 인가된 피모스 트랜지스터(PN12)의 게이트와 소스가 접지된 엔모스 트랜지스터(NM12)의 게이트에 전압 레벨 억제부(208)의 제1,제2 출력을 각기 접속하고 위상 검출부(202)의 업,다운 신호(VUP)(VDN)를 소스에 압이 인가된 피모스 트랜지스터(PM13)와 소스가 접지된 엔모스 트랜지스터(NM13)의 게이트에 각기 인가하여 상기 모스 트랜지스터(PM12,PM13,NM12,NM13)의 드레인을 공통 접속하여 그 공통 접속점을 저역 통과 필터(203)에 접속하도록 구성한 것을 특징으로 하는 위상 동기 조정 장치.
  4. 제1항에 있어서, 에지 검출부(210)은 클럭(CK)에 따라 슈미트 트리거(207)의 출력을 래치하는 디플립플롭(DFF1)과, 이 디플립플롭(DFF1)의 출력과 상기 슈미트 트리거(207)의 출력을 배타적 논리 조합하여 타이머(211)에 출력하는 배타적 노아게이트(XR11)로 구성한 것을 특징으로 하는 위상 동기 조정 장치.
  5. 제1항에 있어서, 타이머(212)는 에지 검출부(210)의 출력을 클럭으로 하여 입력신호를 래치하는 디플립플롭(DFF2)과, 이 디플립플롭(DFF2)의 출력을 클럭으로 하여 입력 신호를 래치하는 디플립플롭(DFF3)과 이 디플립플롭(DFF3)의 출력을 반전하여 상기 디플립플롭(DFF3)의 입력단으로 궤환시키는 인버터(IN20)와 상기 디플립플롭(DFF2)(DFF3)의 출력은 낸딩하여 동기 홀더(212)에 출력하는 낸드 게이트(NA16)와, 이 낸드 게이트(NA16)의 출력과 동기 검출부(206)의 출력은 논리곱하는 앤드게이트(AN11)와, 이 앤드게이트(AN11)의 출력과 상기 디플립플롭(DFF2)의 출력을 낸딩하여 상기 디플립플롭(DFF2)의 입력단에 인가하는 낸드 게이트(NA15)로 구성한 것을 특징으로 하는 위상 동기 조정 장치.
  6. 제1항에 있어서, 동기 홀더(212)는 동기 검출부(206)의 출력과 타이머(212)의 출력을 낸딩하는 낸드 게이트(NA14)와, 이 낸드 게이트(NA14)의 출력을 반전하여 전압 제어 억제부(208)에 출력하는 인버터(IN19)로 구성한 것을 특징으로 하는 위상 동기 조정 장치.
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